レジスタファイル

レジスタファイルは、中央処理装置(CPU)内のプロセッサ レジスタの配列です。CPU の命令セット アーキテクチャは、ほとんどの場合、メモリとチップ上の機能ユニットの間でデータをステージングするために使用されるレジスタのセットを定義します。レジスタ ファイルはアーキテクチャの一部であり、透過キャッシュの概念とは対照的に、プログラマに表示されます。より単純な CPU では、これらのアーキテクチャ レジスタは、CPU 内の物理レジスタ ファイル (PRF) のエントリに 1 対 1 で対応します。より複雑な CPU では、レジスタの名前変更が使用されるため、特定のアーキテクチャ レジスタを格納する物理エントリのマッピングは、実行中に動的に変更されます。

現代の集積回路ベースのレジスタ ファイルは、通常、複数のポートを備えた高速スタティック RAMによって実装されます。このような RAM は専用の読み取りポートと書き込みポートを備えているのが特徴で、通常のマルチポート SRAM は通常、同じポートを介して読み取りと書き込みを行います。レジスタ バンキングは、動作モードに応じて、単一の名前を使用して複数の異なる物理レジスタにアクセスする方法です。

レジスタファイルはレジスタバンクとしてまとめられることがあります。^[1]プロセッサには複数のレジスタバンクが存在する場合があります。

ARMプロセッサには、バンクレジスタと非バンクレジスタの両方があります。すべてのモードで、最初の8つの汎用レジスタ（R0～R7）については同じ物理レジスタが常に共有されますが、バンクレジスタ（R8～R14）が指す物理レジスタは、プロセッサの動作モードによって異なります。^[2]特に、高速割り込み要求（FIQ）モードには、R8～R12用の独自のレジスタバンクがあり、アーキテクチャは割り込みモードごとにプライベートスタックポインタ（R13）も提供します。

x86プロセッサは、命令が発行される前に、命令、デコーダ、GPR、レジスタ ファイル (複数ある場合) を切り替えるためにコンテキスト スイッチングと高速割り込みを使用しますが、これはスーパースカラー実行をサポートするプロセッサにのみ存在します。ただし、コンテキスト スイッチングは、レジスタ内の ARM のレジスタ バンクとはまったく異なるメカニズムです。

MODCOMPおよびそれ以降の8051 互換プロセッサは、プログラム ステータス ワード内のビットを使用して、現在アクティブなレジスタ バンクを選択します 。

通常のレイアウト規則では、単純な配列は垂直に読み出されます。つまり、水平に走る 1 つのワード ラインによって、ビット セルの行が垂直に走るビット ラインにデータを配置します。 低振幅の読み取りビット ラインをフル振幅のロジック レベルに変換するセンス アンプは、通常、下部にあります (規則により)。その後、ミラーリングおよび回転された単純な配列を並べて、より大きなレジスタ ファイルを構成することがあります。

レジスタファイルには、エントリごとポートごとに 1 つのワードライン、読み取りポートごとビット幅ごとに 1 つのビットライン、書き込みポートごとビット幅ごとに 2 つのビットラインがあります。各ビットセルには Vdd と Vss もあります。したがって、ワイヤピッチ領域はポート数の 2 乗で増加し、トランジスタ領域は線形に増加します。^[3] ある時点で、すべての読み取りポートを含む単一のレジスタファイルよりも、読み取りポートの数が少ない複数の冗長レジスタファイルを使用する方が、サイズが小さく、高速になる可能性があります。たとえば、 MIPS R8000の整数ユニットには、9 つ​​の読み取りポートと 4 つの書き込みポートを備えた 32 エントリの 64 ビット レジスタファイルが 0.7 μm プロセスで実装されており、腕の長さからチップを見るとそれがわかります。

レジスタを複数のレジスタファイルに分割する一般的なアプローチとして、分散レジスタファイル構成とパーティションレジスタファイル構成の2つがあります。^[3]

原則として、多数の読み取りポートと書き込みポートを持つ 64 ビット幅のレジスタ ファイルで実行できる操作は、1 つの読み取りポートと 1 つの書き込みポートを持つ 1 つの 8 ビット幅のレジスタ ファイルでも実行できます。ただし、多数のポートを持つワイド レジスタ ファイルのビット レベルの並列処理により、はるかに高速に実行できるため、ポート数が少ない場合やビット幅が狭い場合、またはその両方では多くのサイクルを要する操作を 1 サイクルで実行できます。

レジスタ ファイルのビット幅は、通常、プロセッサ ワード サイズのビット数です。ポイズン ビットなどの「追加」ビットを各レジスタに付加するために、わずかに広くなる場合があります。データ ワードの幅がアドレスの幅と異なる場合 (または68000などの一部のケースでは幅が同じであっても)、アドレス レジスタはデータ レジスタとは別のレジスタ ファイルにあります。

• デコーダーは、多くの場合、プリデコーダーとデコーダー本体に分けられます。
• デコーダーは、ワード ラインを駆動する一連の AND ゲートです。
• 読み取りポートまたは書き込みポートごとに 1 つのデコーダがあります。たとえば、アレイに 4 つの読み取りポートと 2 つの書き込みポートがある場合、アレイのビット セルごとに 6 つのワード ラインがあり、デコーダの行ごとに 6 つの AND ゲートがあります。デコーダのピッチはアレイに合わせる必要があるため、AND ゲートは幅が広く短くなることに注意してください。

ビットセルの基本的なスキーム:

• 状態はインバータのペアに保存されます。
• データはNMOSトランジスタによってビットラインに読み出されます。
• データは、2 つの NMOS スタックを介して片側またはもう一方の側をグランドに短絡することによって書き込まれます。
• つまり、読み取りポートはビット セルごとに 1 つのトランジスタを必要とし、書き込みポートは 4 つのトランジスタを必要とします。

多くの最適化が可能です:

• セル間でラインを共有します (例: Vdd と Vss)。
• 読み取りビット ラインは、多くの場合、Vdd と Vss の間の値にプリチャージされます。
• 読み取りビット ラインは、多くの場合、Vdd または Vss までのほんの一部しかスイングしません。センス アンプは、この小さなスイング信号を完全なロジック レベルに変換します。小さなスイング信号は、ビット ラインの駆動力が小さいのに寄生容量が大きいため、高速です。
• 書き込みビット ラインは、近くの読み取りビット ラインに等しく結合するように編組される場合があります。書き込みビット ラインはフル スイングであるため、読み取りビット ラインに大きな障害を引き起こす可能性があります。
• Vdd が水平ラインの場合、そのサイクル中にいずれかの書き込みポートがそのラインに書き込みを行っているときは、別のデコーダによってオフにすることができます。この最適化により、書き込み速度が向上します。
• レジスタファイルによって使用されるエネルギーを削減する技術は、低電力エレクトロニクスにおいて有用である。^[4]

ほとんどのレジスタ ファイルには、複数の書き込みポートが同じエントリに同時に書き込むことを防ぐための特別な規定はありません。代わりに、命令スケジューリング ハードウェアによって、特定のサイクルで 1 つの命令だけが特定のエントリに書き込むことが保証されます。同じレジスタをターゲットとする複数の命令が発行された場合、1 つを除くすべての命令の書き込み有効がオフになります。

書き込み操作後、交差インバータが安定するまでに一定の時間がかかります。その間、読み取り操作には長い時間がかかるか、またはガベージが返されます。同じエントリへの同時読み取りと書き込みが指示された場合、書き込まれたデータを読み取りポートにバイパスするバイパス マルチプレクサを使用するのが一般的です。これらのバイパス マルチプレクサは、機能ユニット間でまだコミットされていない結果を転送する、より大きなバイパス ネットワークの一部であることがよくあります。

レジスタ ファイルは、通常、それがサービスを提供するデータパスとピッチが一致しています。ピッチを一致させることで、データパスの曲がり角を通過するバスが多くなり、多くの領域が消費されることを回避できます。ただし、すべてのユニットは同じビット ピッチを持つ必要があるため、データパス内のすべてのユニットは、最も広いユニットによって強制されるビット ピッチを持つことになります。これにより、他のユニットの領域が無駄になる可能性があります。レジスタ ファイルには、書き込みポートごとにビットごとに 2 本のワイヤがあり、すべてのビット ラインがすべてのビット セルでシリコンと接触する必要があるため、多くの場合、レジスタ ファイルによってデータパスのピッチを設定できます。

データパス内に複数のユニットがあるマシンでは、2 つのデータパスを並べて配置し、それぞれのビット ピッチを単一のデータパスよりも小さくすることで、領域を節約できる場合があります。この場合、通常、レジスタ ファイルの複数のコピー (データパスごとに 1 つ) が必要になります。

たとえば、 Alpha 21264 (EV6) は、「シャドウ レジスタ ファイル アーキテクチャ」を実装した最初の大規模マイクロアーキテクチャでした。フロントエンドに整数レジスタ ファイルのコピーが 2 つと浮動小数点レジスタのコピーが 2 つ (それぞれ 2 つの読み取りポートと 2 つの書き込みポートを含むフューチャ ファイルとスケール ファイル) あり、コンテキスト スイッチ中に 2 つのレジスタ ファイル間でデータを伝播するのに余分なサイクルが必要でした。発行ロジックは、2 つのレジスタ ファイル間でデータを転送する操作の数を減らすように試み、整数パフォーマンスを大幅に向上させ、投機的実行によるスーパースカラ アーキテクチャでの汎用レジスタの数が限られていることの影響を軽減するのに役立ちました。この設計は、後にSPARC、MIPS、および後の x86 実装の一部に採用されました。

MIPSも複数のレジスタ ファイルを使用します。R8000 浮動小数点ユニットには、それぞれ 4 つの書き込みポートと 4 つの読み取りポートを持つ浮動小数点レジスタ ファイルのコピーが 2 つあり、コンテキスト スイッチを使用して両方のコピーを同時に書き込みました。ただし、整数演算はサポートされておらず、整数レジスタ ファイルはそのまま残っていました。その後、組み込み市場を優先して、シャドウ レジスタ ファイルは新しい設計で廃止されました。

SPARCは、ハイエンド ラインでも「シャドウ レジスタ ファイル アーキテクチャ」を使用しています。最大 4 つの整数レジスタ ファイル (future、retired、scaled、scratch、それぞれ 7 つの読み取りポートと 4 つの書き込みポートを含む) と 2 つの浮動小数点レジスタ ファイルのコピーがあります。ただし、Alpha や x86 とは異なり、これらは、アウトオブオーダー ユニットと名前変更レジスタ ファイルの直後のリタイア ユニットとしてバックエンドに配置されています。シャドウ レジスタは、命令フェッチおよびデコード ステージ中に命令をロードしないため、この設計ではコンテキスト スイッチは不要です。

IBM は、多くの主要なマイクロプロセッサと同じメカニズムを使用して、レジスタ ファイルとデコーダを深く統合していますが、そのレジスタ ファイルはデコーダ側から独立して動作し、コンテキスト スイッチングを伴いません。この点は、Alpha や x86 とは異なります。そのレジスタ ファイルのほとんどは、専用デコーダだけでなく、スレッド レベルまで機能します。たとえば、POWER8 には最大 8 つの命令デコーダがありますが、コンテキスト スイッチがないため、並列命令を他のレジスタ ファイル間で使用できないため、同時マルチスレッドを容易にするために、最大 32 個の汎用レジスタ (読み取りポート 4 つと書き込みポート 4 つ) を含むレジスタ ファイルが最大32 個あります。

x86プロセッサ ラインでは、すべての汎用レジスタがデコーダと直接連携し、x87 プッシュ スタックが浮動小数点ユニット自体の中にあったため、486 以前の典型的な CPU には個別のレジスタ ファイルはありませんでした。Pentium 以降、典型的な Pentium 互換の x86 プロセッサには、6 つの汎用レジスタ、4 つの制御レジスタ、8 つのデバッグ レジスタ (2 つは予約済み)、1 つのスタック ポインタ レジスタ、1 つのスタック ベース レジスタ、1 つの命令ポインタ、1 つのフラグ レジスタ、および 6 つのセグメント レジスタを含むシングル ポート アーキテクチャ レジスタ ファイルのコピーが 1 つ統合されています。

デフォルトでは 8 つの x87 FP プッシュダウン スタックの 1 つのコピー、MMXレジスタは x87 スタックから仮想的にシミュレートされ、存在するスタックに MMX 命令とエイリアスを供給するために x86 レジスタが必要です。P6 では、マイクロ操作にデコードしてアウトオブオーダー実行で名前を変更する前に、命令を独立してパイプラインの初期段階で並列に格納して実行できます。P6 以降、すべてのレジスタ ファイルはデータを伝播するために追加のサイクルを必要とせず、アーキテクチャや浮動小数点などのレジスタ ファイルはコード バッファーとデコーダーの間に配置され、「リタイア バッファー」、リオーダ バッファー、および OoOE と呼ばれ、リング バス (16 バイト) 内で接続されています。レジスタ ファイル自体は、1 つの x86 レジスタ ファイルと 1 つの x87 スタックのままであり、どちらもリタイアメント格納として機能します。その x86 レジスタ ファイルは、結果格納の帯域幅を増やすためにデュアル ポートに拡張されました。デバッグ/条件コード/制御/名前なし/フラグなどのレジスタは、メイン レジスタ ファイルから削除され、マイクロ操作 ROM と命令シーケンサー間の個別のファイルに配置されました。セグメント レジスタなどのアクセス不可能なレジスタのみが汎用レジスタ ファイルから分離されました (命令ポインタを除く)。これらのレジスタは、レジスタ名の変更と順序外実行を容易にするために、スケジューラと命令アロケータの間に配置されています。x87 スタックは、後に Pentium III で 128 ビット XMM レジスタが導入された後、浮動小数点レジスタ ファイルと統合されましたが、XMM レジスタ ファイルは、x86 整数レジスタ ファイルとは別の場所に配置されています。

後の P6 実装 (Pentium M、Yonah) では、「シャドウ レジスタ ファイル アーキテクチャ」が導入されました。これは、デュアル ポート整数アーキテクチャ レジスタ ファイルの 2 つのコピーに拡張され、コンテキスト スイッチ (整数と浮動小数点の間で使用されるのと同じトリックを使用して、将来およびリタイアされたファイルとスケールされたファイルの間で) で構成されます。これは、マイクロ操作の融合が導入された後に x86 アーキテクチャに存在したレジスタ ボトルネックを解決するために行われましたが、投機的ファイルとして、ファイルあたり合計 32 バイトの容量の 8 エントリの 32 ビット アーキテクチャ レジスタがまだあります (セグメント レジスタと命令ポインタはファイル内に残りますが、プログラムからはアクセスできません)。2 番目のファイルはスケールされたシャドウ レジスタ ファイルとして提供され、コンテキスト スイッチがなければ、スケールされたファイルは一部の命令を独立して格納できません。 SSE2/SSE3/SSSE3 の一部の命令では、整数演算にこの機能が必要です。たとえば、PSHUFB、PMADDUBSW、PHSUBW、PHSUBD、PHSUBSW、PHADDW、PHADDD、PHADDSW などの命令では、両方のレジスタ ファイルから EAX/EBX/ECX/EDX をロードする必要がありますが、x86 プロセッサが同じ命令で別のレジスタ ファイルを使用することはまれでした。ほとんどの場合、2 番目のファイルはスケール リタイア ファイルとして提供されます。Pentium M アーキテクチャには、3 つのデコーダと共有される 1 つのデュアル ポート浮動小数点レジスタ ファイル (8 エントリ MM/XMM) がまだあり、FP レジスタ ファイルにはシャドウ レジスタ ファイルがありません。これは、シャドウ レジスタ ファイル アーキテクチャに浮動小数点機能が含まれていなかったためです。P6 以降のプロセッサでは、アーキテクチャ レジスタ ファイルは外部にあり、リタイア ファイルの後のプロセッサのバックエンドに配置されます。ただし、Core 2 では、命令アロケータとともに配置されている「レジスタ エイリアス テーブル」(RAT) と呼ばれるユニット内に格納されていますが、レジスタ サイズは廃止時と同じです。Core 2では、内部リング バスが 24 バイトに増加し (3 つ以上の命令をデコード可能)、レジスタ ファイルがデュアル ポート (1 つの読み取り/1 つの書き込み) からクアッド ポート (2 つの読み取り/2 つの書き込み) に拡張されましたが、レジスタは 32 ビットで 8 エントリ、合計ファイル サイズが 32 バイトのままです (6 つのセグメント レジスタと 1 つの命令ポインタは含まれません。ファイル内のコード/命令によってアクセスできないためです)。x64 では 16 エントリに拡張され、ファイルあたり合計 128 バイト サイズになります。Pentium M からはパイプライン ポートとデコーダが増加しましたが、コード バッファーではなくアロケータ テーブルに配置されています。 FP XMM レジスタ ファイルもクアッド ポート (読み取り 2/書き込み 2) に増加し、レジスタは 32 ビットでは 8 エントリのまま、x64 モードでは 16 エントリに拡張されます。シャドウ レジスタ ファイル アーキテクチャには浮動小数点/SSE 機能が含まれていないため、レジスタの数は 1 のままです。

後の x86 実装では、Nehalemやそれ以降のプロセッサのように、整数レジスタと浮動小数点レジスタの両方が、統合された 8 ポート (6 つの読み取りと 2 つの書き込み) の汎用レジスタ ファイル (ファイルあたり 32 ビットでは 8 + 8、x64 では 16 + 16) に組み込まれ、レジスタ ファイルは、ハイパー スレッディングの実行に適した拡張された「シャドウ レジスタ ファイル アーキテクチャ」によって 2 に拡張され、各スレッドはデコーダー用に独立したレジスタ ファイルを使用します。後のSandy Bridge以降では、シャドウ レジスタ テーブルとアーキテクチャ レジスタが、リオーダー バッファーにデコードする前に、はるかに大きく、さらに高度な物理レジスタ ファイルに置き換えられました。Sandy Bridge 以降では、アーキテクチャ レジスタが搭載されなくなったと報告されています。

Atomラインには、P5 の最新で簡略化されたリビジョンがありました。これには、スレッドおよびデコーダと共有されるレジスタ ファイルの単一コピーが含まれています。レジスタ ファイルはデュアル ポート設計で、8/16 エントリの GPRS、8/16 エントリのデバッグ レジスタ、および 8/16 エントリの条件コードが同じファイルに統合されています。ただし、8 エントリの 64 ビット シャドウ ベース レジスタと 8 エントリの 64 ビットの名前なしレジスタがあり、これらは元の P5 設計とは異なり、メイン GPR から分離され、実行ユニットの後に配置されています。また、これらのレジスタのファイルはシングル ポートであり、Core/Core2 にあるスケーリングされたシャドウ レジスタ ファイルのように命令に公開されません (シャドウ レジスタ ファイルはアーキテクチャ レジスタで構成されており、Bonnell には「シャドウ レジスタ ファイル アーキテクチャ」がないため、そうではありません)。ただし、Bonnell アーキテクチャにはアウト オブ オーダー実行がないため、このファイルは名前変更の目的で使用できます。また、スレッドごとに XMM 浮動小数点レジスタ ファイルのコピーが 1 つありました。Nehalemとの違いは、Bonnell には統合レジスタ ファイルがなく、ハイパー スレッディング専用のレジスタ ファイルがないことです。代わりに、Bonnell は、順序がずれていないにもかかわらず、スレッド用に別の名前変更レジスタを使用します。Bonnell と同様に、LarrabeeとXeon Phiにもそれぞれ汎用整数レジスタ ファイルが 1 つしかありませんが、Larrabee には最大 16 個の XMM レジスタ ファイル (ファイルあたり 8 エントリ) があり、Xeon Phi には最大 128 個の AVX-512 レジスタ ファイルがあり、各ファイルにはベクトル命令ストレージ用の 32 個の 512 ビット ZMM レジスタが含まれており、最大で L2 キャッシュと同じ大きさになります。

Intel の x86 ラインには、内部設計にレジスタ ファイルを持たないものがいくつかあります。Geode GXやVortex86 、およびPentiumと互換性のない、または初期の 80x86 プロセッサをリバース エンジニアリングした組み込みプロセッサの多くです。したがって、それらのほとんどはデコーダ用のレジスタ ファイルを持っておらず、GPR が個別に使用されます。一方、 Pentium 4 ( NetBurstマイクロアーキテクチャに基づく) にはデコーダ用のレジスタ ファイルがありません。これは、アーキテクチャ レジスタ ファイルを置き換えて x86 デコード スキームをスキップするために、物理的な統合名前変更レジスタ ファイル (Sandy Bridge に似ていますが、Pentium 4 では名前付け前にレジスタを使用できないため若干異なります) が導入されたため、x86 GPR がその構造内に存在しなかったためです。代わりに、ALU の前と結果の後の整数実行とストレージに SSE を使用し、SSE2/SSE3/SSSE3 も整数演算に同じメカニズムを使用します。

K6 のようなAMDの初期設計には、Intel のようなレジスタ ファイルがなく、レジスタ ファイルが適切に機能するために必要なコンテキスト スイッチとバイパス インバータがないため、「シャドウ レジスタ ファイル アーキテクチャ」をサポートしていません。代わりに、専用の整数デコーダと浮動小数点デコーダを備えた OoOE CPU の名前変更レジスタ テーブルに直接リンクする別の GPR を使用します。このメカニズムは、Intel の Pentium 以前のプロセッサ ラインに似ています。たとえば、K6プロセッサには 4 つの int (8 エントリの一時スクラッチ レジスタ ファイル 1 つ + 8 エントリの将来レジスタ ファイル 1 つ + 8 エントリのフェッチ レジスタ ファイル 1 つ + 8 エントリの名前なしレジスタ ファイル 1 つ) と 2 つの FP 名前変更レジスタ ファイル (8 エントリの x87 ST ファイル 2 つ、1 つは fadd 用、もう 1 つは fmov 用) があり、これらは整数リネーム用の x86 EAX と浮動小数点リネーム用の XMM0 レジスタに直接リンクされていますが、後にAthlon ではフロント エンドに「シャドウ レジスタ」が組み込まれ、デコード前の整数演算用に 40 エントリの統合レジスタ ファイルに拡張され、レジスタ ファイルには 8 エントリのスクラッチ レジスタ + 16 の将来 GPR レジスタ ファイル + 16 の名前なし GPR レジスタ ファイルが含まれています。後の AMD 設計ではシャドウ レジスタ設計が廃止され、個別の GPR 直接リンク設計の K6 アーキテクチャが採用されました。Phenom と同様に、 3 つの int レジスタ ファイルと 2 つの SSE レジスタ ファイルがあり、これらは GPR に直接リンクされた物理レジスタ ファイル内にあります。しかし、 Bulldozerでは 1 つの整数 + 1 つの浮動小数点にスケールダウンします。初期の AMD 設計と同様に、Cyrix、VIA、DM&P、SIS などのほとんどの x86 メーカーも同じメカニズムを使用していたため、インオーダー CPU のレジスタ名変更なしでは整数パフォーマンスが不足していました。Cyrix や AMD などの企業は、ボトルネックを減らすためにキャッシュ サイズを増やす必要がありました。AMD の SSE 整数操作は、Core 2 や Pentium 4 とは異なる方法で動作します。デコード ステージの直前に値をロードするために、別の名前変更整数レジスタを使用します。理論的には Intel の SSE 実装よりも短いパイプラインしか必要ありませんが、一般に分岐予測のコストは Intel よりも大きく、ミス率も高く、命令幅に関係なく SSE 命令を実行するには少なくとも 2 サイクルかかります。これは、初期の AMD 実装では Intel の実装のように SSE 命令セットで FP と Int の両方を実行できなかったためです。

Alpha、SPARC、MIPSでは、一度に 1 つのオペランドをロード/フェッチできるだけのレジスタ ファイルが 1 つしか許可されていないため、スーパースケールを実現するには複数のレジスタ ファイルが必要になります。一方、 ARMプロセッサは、命令のロード/フェッチに複数のレジスタ ファイルを統合しません。ARM GPR は、命令セットに対して特別な目的を持っていません (ARM ISA では、アキュムレータ、インデックス、スタック/ベース ポイントは不要です。レジスタにはアキュムレータがなく、ベース/スタック ポイントは Thumb モードでのみ使用できます)。どの GPR も、1 つのレジスタに収まるほど小さいコード サイズで複数の命令を独立して伝播および格納でき、そのアーキテクチャ レジスタはテーブルとして機能し、デコーダ間での簡単なバンク切り替えですべてのデコーダ/命令と共有されます。ARM と他の設計の主な違いは、ARM ではスーパースカラーで追加のレジスタ ファイルを必要とせずに、同じ汎用レジスタで実行でき、バンクをすばやく切り替えられることです。 x86 は、GPR が任意のデータを個別に格納できるという ARM と同じメカニズムを共有しているにもかかわらず、ファイルあたりの GPR がデータに対して小さすぎる (32 ビット モードでは 8 個、64 ビットでは 16 個。ARM では 32 ビットで 13 個、64 ビットで 31 個) ため、関連のない命令が 3 つ以上格納されると x86 ではデータ依存性が発生します。また、デコーダーに供給する複数のレジスタ ファイルがなければスーパースカラーを持つことは不可能です (x86 コードは ARM に比べて大きく複雑です)。これは、ほとんどの x86 のフロント エンドが、競争力を高めるために ARM プロセッサーよりもはるかに大きくなり、消費電力も大幅に増加したためです (例: Pentium M および Core 2 Duo、Bay Trail)。一部のサードパーティの x86 同等プロセッサーは、専用のレジスタ ファイル アーキテクチャを持たないため、ARM と競合できなくなりました。特に、レジスタ名の変更とアウトオブオーダー実行なしでは妥当なパフォーマンスを実現できない AMD、Cyrix、VIA の場合、モバイル競合ではインオーダー x86 プロセッサ コアは Intel Atom のみになります。これは、x86 Nehalem プロセッサが整数レジスタと浮動小数点レジスタの両方を 1 つのファイルに統合し、フロントエンドに大きな物理レジスタ テーブルと拡張アロケータ テーブルを導入してから、アウトオブオーダー内部コアで名前を変更するまで続きました。

レジスタ名の変更を実行するプロセッサは、各機能ユニットが物理レジスタ ファイルのサブセットに書き込むように設定できます。この設定により、ビット セルごとに複数の書き込みポートが不要になり、面積を大幅に節約できます。結果として得られるレジスタ ファイルは、実質的には単一の書き込みポートを持つレジスタ ファイルのスタックであり、読み取りポートの複製とサブセット化のメリットがあります。この手法の限界では、各機能ユニットの入力に 1 回の書き込みと 2 回の読み取りを行う regfile のスタックが配置されます。ポート数が少ない regfile はトランジスタ面積によって占有されることが多いため、この手法をこの限界まで押し上げない方がよいでしょうが、それでも有用です。

SPARC ISA はレジスタ ウィンドウを定義します。レジスタ ウィンドウでは、レジスタの 5 ビットのアーキテクチャ名は、実際には数百のエントリを持つはるかに大きなレジスタ ファイル上のウィンドウを指します。数百のエントリを持つマルチポート レジスタ ファイルを実装するには、大きな領域が必要です。レジスタ ウィンドウは移動時に 16 レジスタ分スライドするため、各アーキテクチャ レジスタ名は、大きな配列内の少数のレジスタのみを参照できます。たとえば、物理ファイルにウィンドウが 7 つしかない場合、アーキテクチャ レジスタ r20 は、物理レジスタ #20、#36、#52、#68、#84、#100、#116 のみを参照できます。

領域を節約するために、一部の SPARC 実装では 32 エントリのレジスタ ファイルを実装しており、各セルには 7 つの「ビット」があります。外部ポートから読み取りおよび書き込みできるのは 1 つだけですが、ビットの内容は回転できます。回転により、レジスタ ウィンドウの移動が 1 サイクルで完了します。状態の移動を実行するワイヤのほとんどはローカルであるため、わずかな電力で膨大な帯域幅を実現できます。

この同じ手法は、各物理レジスタの 6 ビットの仮想レジスタ番号を格納するR10000レジスタ名変更マッピング ファイルでも使用されています。名前変更ファイルでは、分岐が行われるたびに名前変更状態がチェックポイント化されるため、分岐の予測ミスが検出されると、古い名前変更状態を 1 サイクルで回復できます。(レジスタ名変更を参照してください。)

• 合計アドレスデコーダ

ウィキブックのマイクロプロセッサ設計には、レジスタファイルに関するページがあります。

• 動的にスケジュールされたプロセッサにおけるレジスタ ファイルの設計に関する考慮事項 - Farkas、Jouppi、Chow - 1995