ゼロASIC

Zero ASIC Corporation（旧Adapteva, Inc. ）は、低消費電力の多数コアマイクロプロセッサ設計に注力するファブレス 半導体 企業です。同社は、単一の集積回路上に1,000個の特殊な処理コアを搭載した設計を発表した2番目の企業です。^{[1] [2]}

Adapteva は、モバイル デバイス市場向けにワットあたりの浮動小数点 パフォーマンスを 10 倍向上させることを目標に、2008 年に設立されました。製品は、同社の Epiphany マルチコアマルチ命令マルチデータ(MIMD) アーキテクチャと、2012 年 9 月に「すべての人のためのスーパーコンピューター」を推進する Parallella Kickstarterプロジェクトに基づいています。社名は、「adapt」と自然を意味するヘブライ語の「Teva」を組み合わせたものです。

アダプテバは、アンドレアス・オロフソンによって2008年3月に設立されました。同社は、モバイルデバイス市場における浮動小数点処理のエネルギー効率を10倍向上させることを目標に設立されました。2009年5月、オロフソンは、新しいタイプの超並列マルチコアコンピュータアーキテクチャのプロトタイプを発表しました。最初のプロトタイプは65nmで実装され、16個の独立したマイクロプロセッサコアを備えていました。最初のプロトタイプにより、アダプテバは2009年10月にニューハンプシャー州コンコードの企業であるBittWareから150万ドルのシリーズA資金を獲得することができました。 ^[3]

Adapteva の最初の商用チップ製品は 2011 年 5 月初旬に顧客へのサンプル提供を開始し、その後すぐに 1 つのチップに最大 4,096 個のコアを搭載できる機能を発表しました。

Epiphany III は、28 nm および 65 nm 製造プロセスを使用して 2011 年 10 月に発表されました。

Adapteva の主力製品ファミリーは、スケーラブルなマルチコアMIMDアーキテクチャである Epiphany です。Epiphany アーキテクチャは、最大 4,096 個のRISC アウトオブオーダー マイクロプロセッサを搭載したチップを収容でき、それらはすべて単一の32 ビットフラット メモリ空間を共有します。Epiphanyアーキテクチャの各RISCプロセッサは、64×32 ビット統合レジスタ ファイル(整数または単精度) を備えたスーパースカラマイクロプロセッサで、最大 1  GHzで動作し、2  GFLOPS (単精度) の能力があります。Epiphany の RISC プロセッサは、単精度浮動小数点に最適化されたカスタム命令セット アーキテクチャ(ISA)を使用しますが、^[4]標準のGNU-GCCツール チェーンを使用して高レベルのANSI Cでプログラム可能です。各 RISC プロセッサ (現在の実装では、アーキテクチャで固定されていません) には、32 KBのローカル メモリがあります 。コード (各コアで重複している可能性あり) とスタック スペースは、ローカル メモリに配置する必要があります。また、(ほとんどの) 一時データも、フル スピードでそこに収まる必要があります。データは、速度ペナルティで他のプロセッサ コアのローカル メモリから使用することも、速度ペナルティがはるかに大きいオフチップ RAM から使用することもできます。

メモリアーキテクチャは、ソニー/東芝/IBM Cellプロセッサと同様にハードウェアキャッシュの明示的な階層を採用していませんが、オフチップおよびコア間のロードとストアがサポートされているという追加の利点があります（これにより、ソフトウェアをアーキテクチャに移植するのが簡単になります）。これは、パーティション化されたグローバルアドレス空間のハードウェア実装です。^{[引用が必要]}

これにより、従来のマルチコアシステムでコアの数に実質的な制限を課していた複雑なキャッシュコヒーレンスハードウェアの必要性がなくなりました。この設計により、プログラマーは独立したデータアクセスパターンのより詳細な事前知識を活用して、これを把握するための実行時コストを回避できます。すべてのプロセッサノードはチップ上のネットワークを介して接続されており、効率的なメッセージパッシングが可能です。^[5]

このアーキテクチャはほぼ無制限に拡張できるように設計されており、4 つのe-linkにより複数のチップをグリッド トポロジで組み合わせることができるため、数千のコアを持つシステムが可能になります。

2012年8月19日、AdaptevaはEpiphanyマルチコアコプロセッサに関する仕様と情報をいくつか公開しました。^[6]

2012年9月には、16コアバージョンのEpiphany-III（E16G301）が65nm ^[9]（11.5mm2、500MHz^チップ[ ^10]）を使用して製造され、64コアのEpiphany-IV（E64G401）のエンジニアリングサンプルが28nm GlobalFoundriesプロセス（800MHz）を使用して製造されました。^[11]

Epiphany マルチコア アーキテクチャの主な市場には次のようなものがあります。

• リアルタイム 顔認識、音声認識、翻訳、拡張現実などのスマートフォンアプリケーション。
• システムをエクサフロップスのコンピューティング レベルまで拡張できるようにするために、大幅に優れたエネルギー効率を必要とする次世代スーパーコンピュータ。
• フィールドプログラマブルゲートアレイアーキテクチャに基づく組み込みシステムにおける浮動小数点アクセラレーション。

2012年9月、アダプテヴァはKickstarterでParallellaプロジェクトを開始した。これは「すべての人のためのスーパーコンピュータ」として宣伝された。プロジェクトへの注目を集めるためのキャンペーンの一環として、プラットフォームのアーキテクチャリファレンスマニュアルが公開された。^[12] 75万ドルの資金調達目標は1ヶ月で達成され、最低99ドルの寄付で支援者は1台のデバイスを入手できた。当初の締め切りは2013年5月に設定されていたが、16コアのEpiphanyチップを搭載した最初のシングルボードコンピュータは2013年12月にようやく出荷された。^[13]

基板のサイズは86mm×53mm（3.4インチ×2.1インチ）となる予定である。^{[14] [15] [16]}

Kickstarterキャンペーンでは898,921ドルが集まった。^{[17] [18]} 300万ドルの目標額は達成できなかったため、Parallellaの64コアバージョンは量産されない。^[19] Kickstarterで750ドル以上寄付したユーザーは、64コアコプロセッサを搭載した「parallella-64」バリアント（初期プロトタイプ製造でウェハあたり50チップの歩留まりで製造）を入手できる。^[20]

同社は2016年までに、16nmプロセスノードで実装された、より大きなローカルストア（64KB）、64ビットアドレッシング、倍精度浮動小数点演算またはSIMD単精度、および64ビット整数命令を特徴とする、Epiphanyアーキテクチャの1024コア64ビットバリアントをテープアウトしました。 ^{[21]この設計には、}ディープラーニングと暗号化アプリケーションを目的とした命令セットの強化が含まれていました。2017年7月、Adaptevaの創設者はDARPA MTOプログラムマネージャーになり^[22]、Epiphany Vが商用製品として利用可能になる可能性は「低い」と発表しました。^[23]

16コアのParallellaはおよそ5.0 GFLOPS/Wを達成し、28 nmで作られた64コアのEpiphany-IVは50 GFLOPS/W（単精度）と推定され、^[24]それらに基づく32ボードシステムは15 GFLOPS/Wを達成しています。^[25]比較すると、AMDとNvidiaのトップGPUは2009年から2011年の期間に単精度で10 GFLOPS/Wに達しました。^[26]

• 単純なプロセッサの非同期配列
• SW26010 – Sunway TaihuLightスーパーコンピュータで使用されているアーキテクチャと同様の中国設計
• ビジョンプロセッシングユニット– 重要な重複機能を持つプロセッサのクラス

• Linley Gwennap、Adapteva: フロップスを増やして消費電力を削減。Epiphany がモバイル プロセッサ用の浮動小数点アクセラレータを提供。// Microprocessor Report、2011 年 6 月

• 公式サイト
• Parallellaの仕様