XDR DRAM

XDR DRAM (エクストリーム データ レート ダイナミック ランダム アクセス メモリ) は、高性能ダイナミック ランダム アクセス メモリインターフェイスです。RDRAMをベースとし、その後継です。競合するテクノロジには、 DDR2やGDDR4などがあります。

XDR は、小型で高帯域幅の消費者向けシステム、高性能メモリ アプリケーション、およびハイエンドGPUで効果を発揮するように設計されました。これにより、初期の RDRAM を悩ませていた異常に高いレイテンシの問題が解消されます。また、XDR DRAM はピンあたりの帯域幅を重視しているため、PCB 製造のコストをさらに抑えることができます。これは、同じ量の帯域幅に必要なレーン数が少なくなるためです。このテクノロジの権利は Rambus が所有しています。XDR は、ソニーのPlayStation 3コンソールで使用されています。^[1]

• 初期クロックレートは 400 MHz です。
• オクタル データ レート(ODR): レーンあたりクロック サイクルあたり 8 ビット。
• 各チップは8、16、または32のプログラム可能なレーンを備え、  900MHz（実効7.2GHz）で最大230.4Gbit/s（28.8GB/s）を実現 します。 ^[2]

• 双方向差動ラムバス信号レベル (DRSL)
  • これは差動オープンコレクタドライバを使用し、電圧振幅は0.2Vです。LVDSとは異なります。[1]
• プログラム可能なオンチップ終端
• 適応インピーダンスマッチング
• 8バンクメモリアーキテクチャ
• フル帯域幅で最大4つの銀行インターリーブトランザクション
• ポイントツーポイントデータ相互接続
• チップスケールパッケージ
• 動的リクエストスケジューリング
• 書き込み後の早期読み取りをサポートし、効率を最大化
• オーバーヘッドゼロの更新

• 1.8V電源電圧
• プログラム可能な超低電圧DRSL 200 mV振幅
• 低消費電力PLL / DLL設計
• パワーダウンセルフリフレッシュサポート
• ダイナミッククロックゲーティングによるダイナミックデータ幅のサポート
• ピンごとのI/Oパワーダウン
• サブページアクティベーションのサポート

• ビットごとのFlexPhase回路は2.5psの分解能で補正します
• XDRインターコネクトは最小限のピン数を使用する

• 1.25/2.0/2.5/3.33 ns リクエストパケット

XDR RAM チップの高速信号は、差動クロック入力 (マスターからのクロック、CFM/CFMN)、12 ビットのシングルエンドリクエスト/コマンド バス (RQ11..0)、および最大 16 ビット幅の双方向差動データ バス (DQ15..0/DQN15..0) です。リクエスト バスは複数のメモリ チップに並列に接続できますが、データ バスはポイント ツー ポイントです。つまり、1 つの RAM チップしか接続できません。固定幅のメモリ コントローラで異なるメモリ量をサポートするために、チップにはプログラム可能なインターフェイス幅があります。32 ビット幅の DRAM コントローラは、2 つの 16 ビット チップをサポートするか、それぞれが 8 ビットのデータを供給する 4 つのメモリ チップに接続するか、または 2 ビット インターフェイスで構成された最大 16 個のチップに接続できます。

さらに、各チップには、その機能の決定とインターフェイスの構成に使用される低速シリアル バスがあります。これは、リセット ライン (RST)、シリアル コマンド入力 (CMD)、シリアル クロック (SCK)、およびシリアル データ入出力ライン (SDI および SDO) の 3 つの共有入力で構成され、これらはデイジー チェーン接続されて最終的にメモリ コントローラの 1 つのピンに接続されます。

すべてのシングルエンド ラインはアクティブ ローです。アサートされた信号または論理 1 は低電圧で表されます。

リクエスト バスは、クロック入力に対して2 倍のデータ レートで動作します。2 つの連続した 12 ビット転送 (CFM の立ち下がりエッジから始まる) により、24 ビットのコマンド パケットが作成されます。

データ バスはクロックの 8 倍の速度で動作します。400 MHz クロックは 3200 MT/s を生成します。すべてのデータの読み取りと書き込みは、2 クロック サイクル続く 16 転送バーストで動作します。

要求パケットの形式は次のとおりです。

さまざまなコマンド間で経過しなければならない最小時間を指定するタイミング制約が多数あります (ダイナミック ランダム アクセス メモリ § メモリ タイミングを参照)。それらを送信する DRAM コントローラは、それらの制約がすべて満たされていることを確認する必要があります。

一部のコマンドには遅延フィールドが含まれており、指定されたクロック サイクル数だけそのコマンドの効果を遅らせます。これにより、複数のコマンド (異なるバンクへのコマンド) を同じクロック サイクルで実行できるようになります。

これは標準 SDRAM のアクティブ化コマンドと同等に動作し、バンクのセンス アンプ アレイにロードされる行アドレスを指定します。電力を節約するために、チップはセンス アンプ アレイの一部のみをアクティブ化するように構成できます。この場合、SR1..0 ビットはアクティブ化する行の半分または 4 分の 1 を指定し、後続の読み取り/書き込みコマンドの列アドレスはその部分に限定する必要があります。(リフレッシュ操作では常に行全体が使用されます。)

これらは、列アドレスを指定する標準 SDRAM の読み取りまたは書き込みコマンドと同様に動作します。データは、書き込みコマンドの数サイクル後 (通常 3 サイクル後) にチップに提供され、読み取りコマンドの数サイクル後 (通常 6 サイクル後) にチップから出力されます。他の形式の SDRAM と同様に、DRAM コントローラは、データ バスが両方向で同時に使用されるようにスケジュールされていないことを確認する役割を担っています。データは常に 16 転送バーストで転送され、2 クロック サイクル続きます。したがって、×16 デバイスの場合、バーストごとに 256 ビット (32 バイト) が転送されます。

チップが 16 ビット幅未満のデータ バスを使用している場合、1 つ以上のサブ列アドレス ビットを使用して、データ バスに表示される列の部分を選択します。データ バスが 8 ビット幅の場合、SC3 を使用して読み取りデータのどの半分にアクセスするかが識別されます。データ バスが 4 ビット幅の場合、SC3 と SC2 が使用されます。

従来の SDRAM とは異なり、バースト内でデータが供給される順序を選択する機能はありません。したがって、クリティカル ワード ファースト読み取りを実行することはできません。

マスクされた書き込みコマンドは通常の書き込みに似ていますが、コマンド遅延は許可されず、マスク バイトが提供されます。これにより、どの 8 ビット フィールドを書き込むかを制御できます。これは、どのバイトを書き込むかを示すビットマップではありません。書き込みバーストの 32 バイトには十分な大きさではありません。むしろ、これは DRAM コントローラが書き込まれていないバイトを埋めるビット パターンです。DRAM コントローラは、書き込まれる他のバイトに現れないパターンを見つける責任があります。256 通りのパターンがあり、バーストには 32 バイトしかないため、パターンを見つけるのは簡単です。複数のデバイスが並列に接続されている場合でも、バスが最大 128 ビット幅であれば、常にマスク バイトを見つけることができます (これにより、バーストごとに 256 バイトが生成されますが、マスクされた書き込みコマンドは、少なくともそのうちの 1 つが書き込まれない場合にのみ使用されます)。

各バイトは、特定のクロック サイクル中に 1 つのデータ ラインを介して転送される 8 つの連続ビットです。M0 はクロック サイクル中に転送される最初のデータ ビットと一致し、M7 は最後のビットと一致します。

この規則は、クリティカル ワード ファースト読み取りの実行にも影響します。すべてのワードには、少なくとも転送された最初の 8 ビットのビットが含まれている必要があります。

このコマンドは、従来の SDRAM のプリチャージ コマンドとリフレッシュ コマンドの組み合わせに似ています。POP xおよび BP xビットはプリチャージ操作を指定し、ROP x、DELR x、および BR xビットはリフレッシュ操作を指定します。それぞれを個別に有効にすることができます。有効にした場合、それぞれに異なるコマンド遅延があり、異なるバンクにアドレス指定する必要があります。

プリチャージ コマンドは一度に 1 つのバンクにのみ送信できます。従来の SDRAM とは異なり、「すべてのバンクをプリチャージ」コマンドはありません。

リフレッシュ コマンドも従来の SDRAM とは異なります。「すべてのバンクをリフレッシュ」コマンドはなく、リフレッシュ操作はアクティブ化とプリチャージ操作に分かれており、タイミングはメモリ コントローラによって決定されます。リフレッシュ カウンタもコントローラによってプログラム可能です。操作は次のとおりです。

• 000: NOPRリフレッシュ操作を実行しない
• 001: REFPリフレッシュプリチャージ。選択したバンクのリフレッシュ操作を終了します。
• 010: REFAリフレッシュをアクティブ化します。REFH/M/L レジスタによって選択された行と選択されたバンクをリフレッシュ用にアクティブ化します。
• 011: REFIリフレッシュと増分。REFA と同じですが、REFH/M/L レジスタも増分します。
• 100: LRR0リフレッシュ レジスタをローにロードし、RQ7～0 をリフレッシュ カウンタ REFL の下位 8 ビットにコピーします。コマンド遅延はありません。
• 101: LRR1リフレッシュ レジスタの中央をロードします。RQ7～0 をリフレッシュ カウンタ REFM の中央 8 ビットにコピーします。コマンド遅延はありません。
• 110: LRR2リフレッシュ レジスタをハイにロードし、RQ7～0 をリフレッシュ カウンタ REFH の上位 8 ビットにコピーします (実装されている場合)。コマンド遅延はありません。
• 111 予約済み

このコマンドは、XOP xフィールドによって決定されるさまざまな機能を実行します。 16 個の可能性がありますが、実際に使用されるのは 4 個だけです。 3 つのサブコマンドは、出力ドライバのキャリブレーションを開始および停止します (これは 100 ミリ秒ごとに定期的に実行する必要があります)。

4 番目のサブコマンドは、チップをパワーダウン モードにします。このモードでは、チップは内部リフレッシュを実行し、高速データ ラインを無視します。低速シリアル バスを使用して起動する必要があります。

XDR DRAM は、低速シリアル バスを使用してプローブおよび構成されます。RST、SCK、および CMD 信号は、コントローラによって各チップに並列に駆動されます。SDI ラインと SDO ラインはデイジー チェーン接続され、最後の SDO 出力はコントローラに接続され、最初の SDI 入力はハイ (ロジック 0) に接続されます。

リセット時に、各チップは SDO ピンをロー (1) にします。リセットが解除されると、一連の SCK パルスがチップに送信されます。各チップは、SDI 入力がハイ (0) になった 1 サイクル後に SDO 出力をハイ (0) にします。さらに、リセットが解除されてから SDI 入力がハイになったまでのサイクル数をカウントし、そのカウントを内部チップ ID レジスタにコピーします。コントローラから CMD ライン経由で送信されるコマンドには、チップ ID フィールドと一致する必要があるアドレスが含まれます。

各コマンドは、8 ビット アドレスを使用して、1 つの 8 ビット レジスタの読み取りまたは書き込みを行います。これにより、最大 256 個のレジスタが許可されますが、現在割り当てられているのは 1 ～ 31 の範囲のみです。

通常、CMD ラインはハイ (論理 0) のままで、SCK パルスは効果がありません。コマンドを送信するには、32 ビットのシーケンスが CMD ラインを介してクロック出力されます。

• 4ビットの1100コマンド開始信号。
• 読み取り/書き込みビット。0 の場合は読み取り、1 の場合は書き込みです。
• シングル/ブロードキャスト ビット。0 の場合、一致する ID を持つデバイスのみが選択されます。1 の場合、すべてのデバイスがコマンドを実行します。
• 6 ビットのシリアル デバイス ID。デバイス ID は、デバイスのリセット時に 0 から自動的に割り当てられます。
• 8ビットのレジスタアドレス
• 1ビットの「0」。これにより、読み取り要求を処理する時間が提供され、読み取りの場合はSDO出力が有効になります。
• 8 ビットのデータ。これが読み取りコマンドの場合、提供されるビットは 0 である必要があり、レジスタの値は選択されたチップの SDO ピンに生成されます。選択されていないすべてのチップは SDI 入力を SDO 出力に接続するため、コントローラは値を確認します。
• 1 ビットの「0」。これによりコマンドが終了し、SDO 出力を無効にする時間が確保されます。

• RDRAM
• XDR2DRAM について
• デバイス帯域幅のリスト

• Rambus XDR 製品ページは、2011 年 12 月に archive.org にアーカイブされました。
• Rambus FlexIO CPU インターフェースは XDR インターフェースを提供します (2006 年 7 月 archive.org)
• Qimonda XDR(TM) DRAM製品