Loading article…
特定用途向け集積回路( ASIC / ˈ eɪ s ɪ k / ) は、汎用用途ではなく特定の用途向けにカスタマイズされた集積回路(IC) チップであり、デジタル音声レコーダーや高効率ビデオコーデックで動作するように設計されたチップなどです。[ 1 ]特定用途向け標準製品チップは、ASIC と7400 シリーズや4000 シリーズなどの業界標準集積回路の中間に位置します。[ 2 ] ASIC チップは通常、 MOS 集積回路チップと同様に、金属酸化膜半導体(MOS) 技術を使用して製造されます。[ 3 ]
機能サイズが縮小し、チップ設計ツールが長年にわたって改良されるにつれて、ASICで可能な最大複雑度（したがって機能）は、5,000個の論理ゲートから1億個以上に増加しました。現代のASICには、多くの場合、マイクロプロセッサ全体、ROM、RAM、EEPROM、フラッシュメモリなどのメモリブロック、およびその他の大きな構成要素が含まれています。このようなASICは、SoC（システムオンチップ）と呼ばれることがよくあります。デジタルASICの設計者は、ASICの機能を記述するために、 VerilogやVHDLなどのハードウェア記述言語（HDL）を使用することがよくあります。[ 2 ]
フィールドプログラマブルゲートアレイ（FPGA）は、ブレッドボードの現代版技術改良版であり、ASICとは異なり、特定の用途向けに作られていません。プログラマブルロジックブロックとプログラマブルインターコネクトにより、同じFPGAをさまざまなアプリケーションで使用できます。小規模な設計や少量生産の場合、FPGAは、生産段階においてもASIC設計よりもコスト効率が高い場合があります。ASICの非反復エンジニアリング（NRE）コストは数百万ドルに達することがあります。そのため、デバイスメーカーは通常、プロトタイプ作成や少量生産のデバイスにはFPGAを、NREコストを多数のデバイスに分散できる大量生産にはASICを好みます。[ 4 ]
初期のASICはゲートアレイ技術を使用していた。1967年までに、フェランティとインターデザインは初期のバイポーラゲートアレイを製造していた。1967年、フェアチャイルドセミコンダクターはバイポーラダイオードトランジスタロジック（DTL）およびトランジスタトランジスタロジック（TTL）アレイのマイクロマトリックスファミリを発表した。[ 3 ]
相補型金属酸化膜半導体（CMOS）技術は、ゲートアレイの幅広い商業化への扉を開いた。最初のCMOSゲートアレイは、1974年にRobert LippによってInternational Microcircuits, Inc.（IMI）向けに開発された。[ 5 ] [ 6 ] [ 3 ]
金属酸化物半導体（MOS）標準セル技術は、1970年代にフェアチャイルド社とモトローラ社によって、マイクロモザイク社とポリセル社の商標名で導入されました。この技術は後にVLSIテクノロジー社（1979年設立）とLSIロジック社（1981年設立）によって商業化に成功しました。[ 3 ]
ゲートアレイ回路の商業的な応用例として、 1981年と1982年に発売された低価格帯の8ビットパーソナルコンピュータ、 ZX81とZX Spectrumが挙げられる。これらは、シンクレア・リサーチ（英国）によって、コンピュータのグラフィックス処理を目的とした低コストの入出力ソリューションとして利用された。
カスタマイズは、金属配線マスクを変化させることによって行われた。ゲートアレイの複雑さは数千ゲートに及ぶこともあり、これは現在では中規模集積と呼ばれている。後のバージョンでは、金属層とポリシリコン層の両方でカスタマイズされた様々なベースダイが用いられるようになり、より汎用化された。一部のベースダイには、ランダムアクセスメモリ（RAM）素子も含まれている。
1980年代半ば、設計者はASICメーカーを選択し、メーカーから提供される設計ツールを使用して設計を実装していました。サードパーティの設計ツールは利用可能でしたが、サードパーティの設計ツールとさまざまなASICメーカーのレイアウトおよび実際の半導体プロセス性能特性との間に効果的なリンクはありませんでした。ほとんどの設計者は、工場固有のツールを使用して設計の実装を完了していました。この問題の解決策であり、より高密度のデバイスも実現したのが、標準セルの実装でした。[ 7 ]すべてのASICメーカーは、伝搬遅延、容量、インダクタンスなどの既知の電気特性を持つ機能ブロックを作成でき、サードパーティのツールでも表現できます。標準セル設計は、これらの機能ブロックを使用して非常に高いゲート密度と優れた電気的性能を実現するものです。標準セル設計は、非反復エンジニアリングおよび反復コンポーネントコスト、性能、開発速度（市場投入までの時間を含む）の点で、§ ゲートアレイおよびセミカスタム設計と§ フルカスタム設計の中間に位置します。
1990年代後半には、論理合成ツールが利用可能になった。このようなツールは、HDL記述をゲートレベルのネットリストにコンパイルすることができた。標準セル集積回路（IC）は、電子設計フローと呼ばれる以下の概念的段階を経て設計されるが、実際にはこれらの段階は大きく重複している。
これらの手順は、業界で一般的なレベルのスキルで実行されるため、物理的な製造プロセスで後から欠陥が生じない限り、元の設計を正しく実装した最終デバイスがほぼ必ず生成されます。[ 8 ]
設計手順（設計フローとも呼ばれる）は、標準的な製品設計に共通するものです。大きな違いは、標準セル設計では、メーカーのセルライブラリを使用する点です。このライブラリは、すでに数百もの他の設計実装で使用されているため、完全なカスタム設計よりもリスクがはるかに低くなります。標準セルは、コスト効率の高い設計密度を実現し、ゲートアレイとは異なり、 IPコアやスタティックランダムアクセスメモリ（SRAM）を効率的に統合することも可能です。
ゲートアレイ設計は、トランジスタやその他の能動素子からなる拡散層[ 9 ]をあらかじめ定義し、そのような素子を含む電子ウェハを製造プロセスの金属化段階の前に「在庫」または未接続の状態で保管する製造方法です[ 7 ]。 物理設計プロセスでは、最終デバイスのためのこれらの層の相互接続を定義します。ほとんどのASICメーカーでは、これは2層から9層の金属層で構成され、各層は下の層と垂直に並んでいます。フォトリソグラフィマスクは金属層にのみ必要なので、非反復エンジニアリングコストはフルカスタム設計よりもはるかに低くなります。金属化は比較的迅速なプロセスなので、生産サイクルははるかに短くなり、市場投入までの時間が短縮されます。
ゲートアレイASICは、設計の迅速性と性能のトレードオフを常に伴います。メーカーが在庫として保有するウェハに特定の設計をマッピングしても、回路利用率が100%になることは決してありません。多くの場合、相互接続の配線に問題が生じ、より大きなアレイデバイスへの移行が必要となり、結果として部品単価が上昇します。これらの問題は、相互接続の開発に使用されるレイアウトEDAソフトウェアに起因することが多いのです。
純粋なロジックのみのゲートアレイ設計は、今日では回路設計者によってほとんど採用されておらず、フィールドプログラマブルデバイスによってほぼ完全に置き換えられています。こうしたデバイスの中で最も代表的なのがフィールドプログラマブルゲートアレイ（FPGA）であり、ユーザー自身がプログラムできるため、ツール費用を最小限に抑え、エンジニアリング作業の反復をなくし、部品コストの増加もわずかで、性能も同等です。
今日、ゲートアレイは、 CPUのような大規模なIPコア、デジタル信号処理ユニット、周辺機器、標準インターフェース、統合メモリ、SRAM 、および再構成可能で未割り当てのロジックブロックで構成される構造化ASICへと進化しています。この変化は主に、ASICデバイスが大規模なシステム機能ブロックを統合できること、そしてシステムオンチップ（SoC）が、機能ユニットと基本的な相互接続だけでなく、グルーロジック、通信サブシステム（チップ上のネットワークなど）、周辺機器、その他のコンポーネントを必要とするためです。
現場では、「ゲートアレイ」と「セミカスタム」という用語は、ASICを指す際に同義語として頻繁に用いられます。プロセスエンジニアは「セミカスタム」という用語をより一般的に使用する一方、ロジック（またはゲートレベル）設計者は「ゲートアレイ」という用語をより一般的に使用します。
対照的に、フルカスタムASIC設計では、デバイスのすべてのフォトリソグラフィ層を定義します。[ 7 ]フルカスタム設計は、ASIC設計と標準製品設計の両方に使用されます。
フルカスタム設計の利点としては、面積の削減（ひいては部品コストの削減）、性能の向上、そしてマイクロプロセッサコアなどのアナログ部品や、事前に設計され完全に検証済みの部品を統合してシステムオンチップを構成できることなどが挙げられます。
フルカスタム設計のデメリットとしては、製造および設計時間の増加、非反復的なエンジニアリングコストの増加、コンピュータ支援設計（CAD）および電子設計自動化システムの複雑化、そして設計チームに求められる高度なスキルなどが挙げられます。
しかし、デジタルのみの設計においては、「標準セル」セルライブラリと最新のCADシステムを組み合わせることで、低リスクで大幅な性能・コストメリットが得られます。自動レイアウトツールは迅速かつ簡単に使用でき、設計の性能を制限するあらゆる側面を手動で微調整したり最適化したりすることも可能です。
これは、特定の設計のために特別に設計された、基本的な論理ゲート、回路、またはレイアウトを使用して設計されています。
構造化ASIC設計（「プラットフォームASIC設計」とも呼ばれる）は、半導体業界における比較的新しいトレンドであり、その定義には多少のばらつきがある。しかし、構造化ASICの基本的な前提は、あらかじめ定義された金属層（製造時間の短縮につながる）とシリコン上の特性の事前評価（設計時間の短縮につながる）によって、セルベースのASICと比較して製造サイクル時間と設計サイクル時間の両方が短縮されるという点にある。
組み込みシステムの基礎からの定義では、次のように述べられています。[ 10 ]
「構造化ASIC」設計では、デバイスのロジックマスク層はASICベンダー（または場合によってはサードパーティ）によって事前に定義されます。設計の差別化とカスタマイズは、事前に定義された下位層のロジック要素間のカスタム接続を作成するカスタムメタル層を作成することによって実現されます。「構造化ASIC」技術は、フィールドプログラマブルゲートアレイと「標準セル」ASIC設計の間のギャップを埋めるものと見なされています。カスタム製造が必要なチップ層はごく少数であるため、「構造化ASIC」設計は、設計ごとに完全なマスクセットの製造が必要な「標準セル」チップや「フルカスタム」チップに比べて、非反復支出（NRE）がはるかに少なくて済みます。
—組み込みシステムの基礎
これは実質的にゲートアレイと同じ定義です。構造化ASICとゲートアレイの違いは、ゲートアレイでは、あらかじめ定義された金属層によって製造サイクルが短縮されるのに対し、構造化ASICでは、あらかじめ定義された金属層を用いることで、主にマスクセットのコストを削減し、設計サイクル時間を大幅に短縮できる点にあります。
例えば、セルベース設計やゲートアレイ設計では、多くの場合、ユーザーは電源、クロック、テスト構造を自ら設計する必要があります。これに対し、ほとんどの構造化ASICではこれらの構造はあらかじめ定義されているため、ゲートアレイベースの設計に比べて設計者の時間とコストを節約できます。同様に、構造化ASICに使用される設計ツールは、セルベースのツールが担うすべての機能を実行する必要がないため、セルベースのツールよりも大幅に低コストで使いやすく（高速に）なります。場合によっては、構造化ASICベンダーが自社デバイス専用のカスタムツール（例えば、カスタム物理合成ツール）の使用を要求することもあり、これにより設計をより迅速に製造段階に移行させることができます。
論理プリミティブのセルライブラリは、通常、デバイスメーカーがサービスの一環として提供します。追加費用は発生しませんが、その提供は秘密保持契約（NDA）の対象となり、メーカーの知的財産として扱われます。通常、その物理設計は事前に定義されているため、「ハードマクロ」と呼ばれることもあります。
ほとんどのエンジニアが「知的財産」と理解しているのは、より大きなASICのサブコンポーネントとしてサードパーティから購入したIPコアです。これらは、ハードウェア記述言語（「ソフトマクロ」と呼ばれることが多い）の形式で提供される場合もあれば、ASICのマスクに直接印刷できる完全に配線された設計（「ハードマクロ」と呼ばれることが多い）の形式で提供される場合もあります。[ 7 ]現在、多くの組織が、CPU、イーサネット、USB、電話インターフェースなどの事前設計済みコアを販売しており、大規模な組織では、組織の他の部分のためにコアを製造する部門や 部署全体を持っている場合があります。ARM社はIPコアのみを販売しており、ファブレスメーカーとなっています。
実際、構造化ASIC設計で現在利用可能な幅広い機能は、1990年代後半から2000年代初頭にかけての電子機器技術の進歩の成果です。コアの開発には多大な時間と投資が必要となるため、その再利用とさらなる開発によって製品サイクルタイムが短縮され、より優れた製品が生まれます。さらに、OpenCoresなどのオープンソースハードウェア組織は、ハードウェア設計におけるオープンソースソフトウェアの動きと並行して、無償のIPコアを収集しています。
ソフトマクロは多くの場合、製造プロセスに依存しません（つまり、幅広い製造プロセスや異なるメーカーで製造できます）。ハードマクロはプロセスに制約があり、通常、別のプロセスやメーカーに移行（移植）するには、追加の設計作業が必要になります。
一部のメーカーやIC設計会社は、低コストのプロトタイプを入手する方法として、マルチプロジェクトウェハサービス（MPW）を提供しています。 [ 11 ]シャトルと呼ばれることも多いこれらのMPWは、複数の設計を含み、通常メーカー側の責任が限定された「カットアンドゴー」方式で、定期的にスケジュールされた間隔で実行されます。契約には、ベアダイの納品、または少数のデバイスの組み立てとパッケージングが含まれます。このサービスには通常、物理的な設計データベース（つまり、マスキング情報またはパターン生成（PG）テープ）の提供が含まれます。メーカーは、プロセスへの関与が少ないため、「シリコンファウンドリ」と呼ばれることがよくあります。
特定用途向け標準製品（ASSP）は、幅広い市場にアピールする特定の機能を実装する集積回路です。複数の機能を組み合わせ、1つの顧客によって、または1つの顧客のために設計されるASICとは異なり、ASSPは既製の部品として入手可能です。ASSPは、自動車から通信まで、あらゆる産業で使用されています。[ 12 ]
例えば、ASICとみなされる場合とみなされない場合があるICとして、PC用コントローラチップとモデム用チップが挙げられます。これらの例はいずれも特定のアプリケーション向けに設計されていますが（これはASICの特徴です）、多くの異なるシステムベンダーに販売されています（これは標準部品の特徴です）。このようなASICは、アプリケーション固有標準製品（ASSP）と呼ばれることもあります。
ASSPの例としては、エンコード/デコードチップ、イーサネットネットワークインターフェースコントローラチップ、フラッシュメモリコントローラチップなどがある。[ 13 ]
{{cite book}}:|website=無視されました (ヘルプ)英国では、フェランティ社がバイポーラコレクタ拡散アイソレーション (CDI) アレイでゲートアレイの商用利用を先駆け、長年にわたり、これは圧倒的に最も広く使用されている技術でした。
ウィキメディア・コモンズにある特定用途向け集積回路（ASIC）関連のメディア