複雑なプログラマブルロジックデバイス

複合プログラマブル ロジック デバイス( CPLD ) は、PALとFPGAの中間の複雑さと、両方のアーキテクチャ上の特徴を備えたプログラマブル ロジック デバイスです。CPLD の主な構成要素はマクロセルで、これには選言正規形表現とより特殊な論理演算 を実装するロジックが含まれています。

CPLD の機能の一部はPALと共通しています。

• 不揮発性構成メモリ。多くの FPGA とは異なり、外部構成ROM は必要なく、CPLD はシステムの起動時にすぐに機能します。
• 多くのレガシー CPLD デバイスでは、ルーティングによってほとんどのロジック ブロックの入力信号と出力信号が外部ピンに接続されるように制限されるため、内部状態ストレージや階層の深いロジックの機会が減少します。これは通常、より大規模な CPLD や新しい CPLD 製品ファミリでは問題になりません。

その他の機能はFPGAと共通です。

• 多数のゲートが使用可能。CPLD には通常、数千から数万の論理ゲートに相当する機能があり、中程度に複雑なデータ処理デバイスの実装が可能です。PAL のゲートに相当する機能は通常、せいぜい数百ですが、FPGA のゲートに相当する機能は通常、数万から数百万に及びます。
• マクロセル間の複雑なフィードバックパスや、整数 演算などのさまざまな一般的に使用される機能を実装するための特殊なロジックなど、積和式よりも柔軟なロジックのためのいくつかの規定。

大型の CPLD と小型の FPGA の最も顕著な違いは、CPLD にオンチップの不揮発性メモリが存在することです。これにより、CPLD は、独自の永続的なプログラム ストレージを持たない他のデバイスに制御を渡す前に、「ブート ローダー」機能に使用できます。良い例としては、CPLD を使用して不揮発性メモリから FPGA の構成データをロードする場合が挙げられます。^[1]

CPLD は、それ以前のさらに小型のデバイスであるPLA ( Signeticsが最初に出荷) やPALから進化したものです。これらのデバイスは、プログラム機能のない標準ロジック製品に先行しており、複数の標準ロジック チップ (または数百のチップ) を物理的に配線して (通常はプリント基板上の配線を使用しますが、特にプロトタイプ作成時にはワイヤ ラップ配線を使用する場合もあります) ロジック機能を構築するために使用されていました。

FPGA と CPLD デバイス アーキテクチャの主な違いは、CPLD は内部的にプログラム可能な相互接続構造を伴う PLD の集合に基づいているのに対し、FPGA はロジック ブロックを使用することです。

• 言語：
  • VHSIC ハードウェア記述言語(VHDL)
  • Verilog ハードウェア記述言語
  • 標準テストおよびプログラミング言語(JAM/STAPL)
• メーカー:
  • アルテラ（現インテル）
  • サイプレスセミコンダクタ
  • ラティスセミコンダクター
  • マイクロチップ テクノロジー(旧アクテル)
  • ザイリンクス（現AMD）
• テクノロジー：
  • 特定用途向け集積回路(ASIC)
  • 消去可能なプログラマブルロジックデバイス(EPLD)
  • シンプルプログラマブルロジックデバイス(SPLD)
  • マクロセルアレイ
  • プログラマブルアレイロジック(PAL)
  • プログラマブルロジックアレイ(PLA)
  • プログラマブルロジックデバイス(PLD)
  • 汎用配列ロジック(GAL)
  • プログラム可能な電気的消去可能ロジック(PEEL)
  • フィールドプログラマブルゲートアレイ(FPGA)

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