登録転送レベル

デジタル回路設計において、レジスタ転送レベル（RTL ）は、ハードウェアレジスタ間のデジタル信号（データ）の流れと、それらの信号に対して実行される論理演算という観点から同期デジタル回路をモデル化する設計抽象化である。

レジスタ転送レベルの抽象化は、VerilogやVHDLなどのハードウェア記述言語（HDL）で使用され、回路の高レベル表現を作成し、そこから低レベル表現、そして最終的には実際の配線を導き出すことができます。RTLレベルでの設計は、現代のデジタル設計における一般的な手法です。^[¹^]

ソフトウェアコンパイラ設計ではレジスタ転送レベルが中間表現であり、最も低いレベルであるのに対し、RTLレベルは回路設計者が操作する通常の入力です。回路合成では、入力レジスタ転送レベル表現とターゲットネットリストの間の中間言語が使用されることがあります。ネットリストとは異なり、セル、関数、マルチビットレジスタなどの構成要素が利用可能です。^{[ 2 ]}例としては、FIRRTLとRTLILがあります。

トランザクションレベルのモデリングは、電子システム設計のより高度なレベルである。

RTLの説明

同期回路は、レジスタ（順序論理）と組み合わせ論理の2種類の要素で構成されます。レジスタ（通常はDフリップフロップとして実装される）は、回路の動作をクロック信号のエッジに同期させ、回路内で唯一メモリ特性を持つ要素です。組み合わせ論理は、回路内のすべての論理機能を実行し、通常は論理ゲートで構成されます。

例えば、非常にシンプルな同期回路を図に示す。インバータはレジスタの出力Qからレジスタの入力Dに接続され、クロックclkの立ち上がりエッジごとに状態が変化する回路を構成する。この回路において、組み合わせ論理回路はインバータによって構成される。

ハードウェア記述言語（HDL）を用いてデジタル集積回路を設計する場合、通常、トランジスタレベル（ロジックファミリ）やロジックゲートレベルよりも高い抽象度で設計が行われます。HDLでは、設計者はレジスタ（コンピュータプログラミング言語における変数にほぼ相当）を宣言し、if-then-elseや算術演算など、プログラミング言語でおなじみの構成要素を用いて組み合わせ論理を記述します。このレベルはレジスタ転送レベル（RTL）と呼ばれます。この用語は、RTLがレジスタ間の信号の流れを記述することに重点を置いていることに由来します。

例えば、上述の回路はVHDLでは次のように記述できます。

D <= not Q ; process ( clk ) begin if rising_edge ( clk ) then Q <= D ; end if ; end process ;

EDAツールを用いた合成では、この記述は通常、 ASICまたはFPGA用の同等のハードウェア実装ファイルに直接変換できます。合成ツールは論理最適化も実行します。

レジスタ転送レベルでは、いくつかの種類の回路を識別できます。レジスタの出力から入力へ（または一連のレジスタの出力から入力へ）論理の循環経路がある場合、その回路はステートマシン、または順序論理回路と呼ばれます。レジスタから別のレジスタへ循環のない論理経路がある場合、それはパイプラインと呼ばれます。

回路設計サイクルにおけるRTL

RTLは、集積回路設計サイクルの論理設計段階で使用されます。

RTL記述は通常、論理合成ツールによって回路のゲートレベル記述に変換されます。そして、合成結果は配置配線ツールによって使用され、物理レイアウトが作成されます。

論理シミュレーションツールは、設計のRTL記述を使用して、その正しさを検証する場合があります。

RTLの電力推定技術

最も正確な電力解析ツールは回路レベルで利用可能ですが、残念ながら、デバイスレベルではなくスイッチレベルのモデリングであっても、回路レベルのツールには、処理速度が遅すぎたり、メモリを大量に必要としたりして、大規模なチップの取り扱いを妨げるなどの欠点があります。これらのツールの大部分は、SPICEのようなシミュレータであり、設計者は長年にわたり性能解析ツールとして使用してきました。これらの欠点のため、ゲートレベルの電力推定ツールが受け入れられ始め、より高速な確率的手法が普及し始めています。しかし、特に相関信号が存在する場合、速度向上は精度の低下と引き換えに実現されるため、トレードオフがあります。長年にわたり、低電力設計における最大の成果は、回路レベルおよびゲートレベルの最適化からは得られず、アーキテクチャ、システム、およびアルゴリズムの最適化が消費電力に最も大きな影響を与えることが認識されてきました。そのため、ツール開発者の関心は、電力に関する高レベルの解析および最適化ツールへとシフトしています。

モチベーション

回路レベルやゲートレベルよりも高い抽象化レベル（アーキテクチャレベルやアルゴリズムレベルなど）で最適化を行うと、より大きな電力削減が可能になることはよく知られています^{[ 3 ]。}これは、開発者が新しいアーキテクチャレベルの電力解析ツールの開発に注力するための必要な動機付けとなります。これは、低レベルのツールが重要でないという意味ではありません。むしろ、各ツール層は、次のレベルを構築するための基盤を提供します。低レベルの推定手法の抽象化は、わずかな修正を加えることで高レベルでも使用できます。

RTLレベルまたはアーキテクチャレベルで電力推定を行う利点

設計者は、設計フローの非常に早い段階で最適化やトレードオフを行うために、レジスタ転送レベル（RTL）による設計記述を使用します。
RTL記述に機能ブロックが存在することで、RTLはゲートレベルや回路レベルの記述よりも十分に細かい粒度を持つため、大規模なチップであってもアーキテクチャ設計の複雑さをはるかに管理しやすくなります。

ゲート相当値

出典：^{[ 4 ]}

これはゲート等価数の概念に基づいた手法です。チップアーキテクチャの複雑さは、ゲート等価数で近似的に表すことができます。ゲート等価数とは、特定の機能を実装するために必要な参照ゲートの平均数を指します。特定の機能に必要な総電力は、近似ゲート等価数にゲートあたりの平均消費電力を乗じることで推定されます。参照ゲートは、例えば2入力NANDゲートなど、任意のゲートを使用できます。

ゲート等価技術の例

クラス非依存型電力モデリング：これは、ゲート等価数で表した設計の複雑さに関する情報に基づいて、チップ面積、速度、消費電力を推定する手法です。機能は複数のブロックに分割されますが、ブロックの機能については区別されません。つまり、基本的にクラス非依存型です。これは、チップ推定システム（CES）で使用されている手法です。

手順：

カウンタ、デコーダ、乗算器、メモリなどの機能ブロックを特定します。
ゲート等価数で複雑さを割り当てます。各ユニットタイプのゲート等価数の数は、ユーザーから直接入力されるか、ライブラリから取得されます。

\displaystyle P=\sum _{i\in {\text{fns}}}{\textit {GE}}_{i}(E_{\text{typ}}+C_{L}^{i}V_{\text{dd}}^{2})fA_{\text{int}}^{i}

ここで、E _{typ は}、ゲート等価回路がアクティブ時に消費する平均エネルギーの想定値です。アクティビティ係数 A _{int は}、クロックサイクルごとにスイッチングするゲートの平均割合を示し、機能ごとに変化します。容量性負荷 C _Lは、ファンアウト負荷と配線の組み合わせです。平均配線長の推定値を使用して配線容量を計算できます。これはユーザーが提供し、レントの法則の導関数を使用して相互チェックされます。

前提条件：

異なる回路構成、クロック方式、レイアウト技術を考慮せず、単一の基準ゲートをすべての電力推定の基礎として用いる。
アクティビティ係数で表される、クロックサイクルごとにスイッチングするゲートの割合は、入力パターンに関係なく一定であると仮定する。
典型的なゲートスイッチングエネルギーは、入力データの完全ランダムな一様白色雑音（UWN）分布によって特徴付けられます。これは、このUWNモデルがさまざまな入力分布がゲートやモジュールの消費電力にどのように影響するかを無視しているため、回路がアイドル状態であろうと最大負荷であろうと、電力推定は同じであることを意味します。^{[ 5 ]}

クラス依存電力モデリング：このアプローチは、ロジック、メモリ、相互接続、クロックなど、さまざまなタイプの機能ブロックに合わせたカスタマイズされた推定手法を考慮することでモデリング精度を高めようとするため、以前のアプローチよりも若干優れています。これは、以前の手法では考慮されていなかったものです。そのため、この名前が付けられています。電力推定は、独立の場合と非常によく似た方法で行われます。基本的なスイッチングエネルギーは、3入力ANDゲートに基づいており、ユーザーが提供するゲート幅、tox、メタル幅などのテクノロジーパラメータから計算されます。

P_{\text{bitlines}}={\dfrac {N_{\text{col}}}{2}}\cdot (L_{\text{col}}C_{\text{wire}}+N_{\text{row}}C_{\text{cell}})V_{\text{dd}}V_{\text{swing}}

ここで、C _{wire は}単位長さあたりのビット線配線容量を表し、C _{cell は}ビット線にぶら下がっている単一のセルによる負荷を表します。クロック容量は、H ツリー分配ネットワークの仮定に基づいています。アクティビティは UWN モデルを使用してモデル化されます。式からわかるように、各コンポーネントの消費電力は、メモリ配列の列数 (N _col ) と行数 (N _{row ) に関連しています。}

デメリット：

回路の動作は正確にモデル化されていません。これは、チップ全体の動作係数がユーザーから提供される信頼性の低い値として仮定されているためです。実際には、動作係数はチップ全体で変化するため、このモデルはあまり正確ではなく、誤差が生じやすいです。このため、モデルがチップ全体の消費電力を正しく推定できたとしても、モジュールごとの電力配分はかなり不正確になるという問題が生じます。
選択されたアクティビティ係数は正しい総消費電力を示しますが、ロジック、クロック、メモリなどへの消費電力の内訳は精度が低くなります。したがって、このツールはCESと比較して大きな違いや改善点はありません。

事前に特性評価された細胞ライブラリー

この手法では、ロジック、メモリ、相互接続にそれぞれ個別の電力モデルを用いることで、さまざまな機能ブロックの電力推定をさらにカスタマイズします。これは、「ロジック」ブロックに対して単一のゲート等価モデルを用いるのではなく、乗算器や加算器などの機能ブロックライブラリ全体を個別に特性評価するための電力係数近似（PFA）法を提案するものです。チップ全体の電力は、次の式で近似されます。

\displaystyle P=\sum _{i\in {\text{すべてのブロック}}}K_{i}G_{i}f_{i}

ここで、K _{iは i}_番目の機能要素を特徴付ける PFA 比例定数である。 $G_{i}$ はハードウェアの複雑さの尺度であり、 $f_{i}$ 活性化周波数を表す。

例

乗算器のハードウェア複雑度を表すG _{i は}、入力ワード長の二乗、すなわち N ²に関係します。ここで N はワード長です。活性化周波数は、アルゴリズムによって乗算が実行されるレートであり、次のように表されます。 $f_{mult}$ そしてPFA定数、 $K_{mult}$ は、過去の乗算器設計から経験的に抽出され、5V、1.2μmテクノロジーの場合、約15fW/bit2-Hzであることが示されています。上記の仮定に基づく乗算器の電力モデルは次のようになります。

$\displaystyle P_{\text{mult}}=K_{\text{mult}}N^{2}f_{\text{mult}}$

利点：

カスタマイズは、そのブロックに適した複雑さパラメータに基づいて行うことができます。例えば、乗算器の場合はワード長の二乗が適切でした。メモリの場合はビット単位の記憶容量が使用され、I/Oドライバの場合はワード長だけで十分です。

弱点：

入力が乗数活性に影響を与えないという暗黙の仮定があるが、これはPFA定数が $K_{mult}$ これは、乗算演算に関連する本質的な内部活動を定数として捉えることを目的としている。

16x16乗算器の推定誤差（スイッチレベルシミュレーションに対する相対値）を実験したところ、入力のダイナミックレンジが乗算器のワード長を完全に占めていない場合、UWNモデルが極めて不正確になることがわかった。^{[ 6 ]}確かに、優れた設計者はワード長の利用率を最大化しようと試みる。それでも、50～100%の範囲の誤差は珍しくない。この図は明らかにUWNモデルの欠陥を示唆している。

参考文献

↑ Frank Vahid (2010). Digital Design with RTL Design, Verilog and VHDL (第2版). John Wiley and Sons. p. 247. ISBN 978-0-470-53108-2。
↑ Yosysマニュアル（RTLIL）
↑「集積回路の電力推定技術」
↑「低電力建築設計手法」
↑「スイッチング活動と消費電力のレジスタ転送レベル推定技術」
↑「高レベル電力推定のための電力マクロモデリング」

[1] Frank Vahid (2010). Digital Design with RTL Design, Verilog and VHDL (第2版). John Wiley and Sons. p. 247. ISBN 978-0-470-53108-2。

[2] Yosysマニュアル（RTLIL）

[3] 「集積回路の電力推定技術」

[4] 「低電力建築設計手法」

[5] 「スイッチング活動と消費電力のレジスタ転送レベル推定技術」

[6] 「高レベル電力推定のための電力マクロモデリング」

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[ 3 ]。

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[ 5 ]

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登録転送レベル

RTLの説明

回路設計サイクルにおけるRTL

RTLの電力推定技術

モチベーション

RTLレベルまたはアーキテクチャレベルで電力推定を行う利点

ゲート相当値

ゲート等価技術の例

事前に特性評価された細胞ライブラリー

例

関連項目

電力推定

参考文献

関連するトピック

デジタル回路設計

ハードウェアレジスタ間のデジタル信号（

データ

論理演算という観点から