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集積回路の自動設計 において、サインオフ（またはサインオフ）チェックとは、設計がテープアウトされる前に通過しなければならない一連の検証ステップの総称です。これは、1 つ以上のチェック タイプを使用して全体にわたって段階的な修正を行い、その後設計を再テストする反復プロセスを意味します。サインオフには、フロントエンド サインオフとバックエンド サインオフの 2 種類があります。バックエンド サインオフの後、チップは製造工程に進みます。仕様書のすべての機能をリストアップした後、検証エンジニアはそれらの機能のカバレッジを記述してバグを特定し、RTL 設計を設計者に返送します。バグ、つまり欠陥には、機能の欠落（レイアウトと仕様書の比較）、設計エラー（タイプミスや機能エラー）などの問題が含まれます。カバレッジが最大パーセンテージに達すると、検証チームがサインオフします。検証チームは、UVM、OVM、VMM などの方法論を使用して、再利用可能な環境を開発します。現在では、UVMは他の大学よりも人気が高い。
1960年代後半、インテルなどの半導体企業のエンジニアは、半導体リソグラフィ用フォトマスクの製造にルビリスを使用していた。エンジニアが手書きで作成した半導体デバイスの回路図は、熟練した回路図設計者によってDサイズのベラム紙に手作業で転写され、フォトマスク上にデバイスの物理的なレイアウトが作成された。[ 1 ] [ 1 ]： 6
羊皮紙は後に元の技術者によって手書きで確認され、署名される。回路図へのすべての修正も記録され、確認され、再び署名される。[ 1 ]： 6
VLSI設計が22nm以下のプロセスノードに近づくにつれて、これまで無視されていた（あるいは粗雑に近似されていた）二次効果の影響が増大するため、サインオフチェックはより複雑になっています。サインオフチェックにはいくつかの種類があります。
ごく一部のツールは「ゴールデン」またはサインオフ品質に分類されます。ベンダーの偏見なしにツールをサインオフ品質に分類することは試行錯誤の問題です。なぜなら、ツールの精度は設計が製造された後にしか判断できないからです。そのため、使用されている（そしてツールメーカー/ベンダーによってよく宣伝される）指標の1つは、問題のツールによって可能になったテープアウトの成功数です。この指標は不十分で、定義が曖昧で、特定のツール、特にフルフローの一部分しか担わないツールには無関係であると主張されています。[ 2 ]
ベンダーは、自社のツールスイートによるエンドツーエンド（ASICの場合は通常RTLからGDS、FPGAの場合はRTLからタイミングクロージャ）の実行の容易さを誇張することが多いが、ほとんどの半導体設計会社は、シリコン製造前と製造後の相関エラーを最小限に抑えるために、さまざまなベンダーのツールの組み合わせ（「ベストオブブリード」ツールと呼ばれることが多い）を使用している。 [ 3 ]独立したツールの評価は高価であり（SynopsysやCadenceなどの大手ベンダーの設計ツールの単一ライセンスは数万ドルから数十万ドルかかる場合がある）、リスクも伴う（評価が失敗した場合、製品設計で実行され、市場投入までの時間が遅れる）ため、 Intel、IBM、Freescale、TIなどの最大規模の設計会社でのみ実行可能である。付加価値として、現在ではいくつかの半導体ファウンドリが、事前評価済みの参照/推奨方法論（「RM」フローと呼ばれることもある）を提供しており、これには、あるツールから別のツールへデータを移動し、プロセス全体を自動化するための推奨ツール、バージョン、スクリプトのリストが含まれています。[ 4 ]
このベンダーおよびツールのリストは代表的なものであり、網羅的なものではありません。