ベリログ

IEEE 1364として標準化されているVerilog は、電子システムをモデル化するために使用されるハードウェア記述言語(HDL)です。レジスタ転送レベルの抽象化でのデジタル回路の設計と検証に最も一般的に使用されます。^{[要出典]また、}アナログ回路とミックスドシグナル回路の検証、および遺伝子回路の設計にも使用されます。^{[1] 2009 年に、Verilog 標準 (IEEE 1364-2005) が}SystemVerilog標準に統合され、IEEE 標準 1800-2009 が作成されました。それ以来、Verilog は正式に SystemVerilog 言語の一部となっています。現在のバージョンは IEEE 標準 1800-2023 です。^[2]

Verilog などのハードウェア記述言語は、伝播時間や信号強度 (感度) を記述する方法が含まれているため、ソフトウェア プログラミング言語に似ています。代入演算子には、ブロッキング代入 (=) と非ブロッキング代入 (<=) の 2 種類があります。非ブロッキング代入を使用すると、設計者は一時記憶変数を宣言して使用しなくても、ステート マシンの更新を記述できます。これらの概念は Verilog の言語セマンティクスの一部であるため、設計者は大規模な回路の記述を比較的コンパクトで簡潔な形式ですばやく記述できます。Verilog が導入された当時 (1984 年)、Verilog は、既にグラフィカルな回路図キャプチャソフトウェアと特別に作成されたソフトウェア プログラムを使用して電子回路を文書化およびシミュレートしていた回路設計者にとって、生産性を大幅に向上させました。

Verilog の設計者は、エンジニアリングソフトウェア開発で既に広く使用されているC プログラミング言語に似た構文を持つ言語を求めていました。C と同様に、Verilog は大文字と小文字を区別し、基本的なプリプロセッサを備えています(ただし、ANSI C/C++ ほど洗練されていません)。制御フローキーワード(if/else、for、while、case など) は同等であり、演算子の優先順位は C と互換性があります。構文上の違いとしては、変数宣言に必要なビット幅、手続き型ブロックの境界 (Verilog では中括弧 {} の代わりに begin/end を使用)、その他多くの小さな違いがあります。Verilog では、変数に明確なサイズを指定する必要があります。C では、これらのサイズは変数の「型」から推測されます (たとえば、整数型は 32 ビットです)。

Verilog 設計は、モジュールの階層で構成されています。モジュールは設計階層をカプセル化し、宣言された入力、出力、双方向ポートのセットを介して他のモジュールと通信します。内部的には、モジュールには、ネット/変数宣言 (wire、reg、integer など)、同時実行および順次実行のステートメント ブロック、および他のモジュールのインスタンス (サブ階層) の任意の組み合わせを含めることができます。順次実行のステートメントは、begin/end ブロック内に配置され、ブロック内で順次実行されます。ただし、ブロック自体は同時に実行されるため、Verilog はデータフロー言語になります。

Verilog の「ワイヤ」の概念は、信号値 (4 つの状態: 「1、0、浮動、未定義」) と信号強度 (強、弱など) の両方で構成されます。このシステムにより、複数のソースが共通のネットを駆動する共有信号ラインの抽象モデル化が可能になります。ワイヤに複数のドライバがある場合、ワイヤの (読み取り可能な) 値は、ソース ドライバとその強度の関数によって解決されます。

Verilog 言語のステートメントのサブセットは合成可能です。RTL (レジスタ転送レベル)と呼ばれる合成可能なコーディング スタイルに準拠する Verilog モジュールは、合成ソフトウェアによって物理的に実現できます。合成ソフトウェアは、(抽象的な) Verilog ソースをネットリストに変換します。ネットリストは、特定のFPGAまたはVLSIテクノロジで使用可能な基本ロジック プリミティブ (AND、OR、NOT、フリップフロップなど) のみで構成される、論理的に同等の記述です。ネットリストをさらに操作すると、最終的に回路製造の青写真 ( ASICのフォト マスク セットやFPGAのビットストリームファイルなど) が作成されます。

Verilogは、1983年後半から1984年初めにかけて、Prabhu Goel、Phil Moorby 、Chi-Lai Huangによって作成されました。 ^{[3] Chi-Lai Huangは、} SYH Su教授が博士論文で開発したハードウェア記述言語LALSDに以前取り組んでいました。 ^[4]当時、このプロセスの権利保有者は「Automated Integrated Design Systems」（後に1985年にGateway Design Automationに改名）でした。Gateway Design Automationは、1990年にCadence Design Systemsに買収されました。現在、Cadenceは、GatewayのVerilogと、次の10年間（Verilogロジックシミュレータの）事実上の標準となるHDLシミュレータであるVerilog-XLの完全な所有権を保有しています。もともと、Verilogはシミュレーションを記述して可能にすることのみを目的としていました。言語のサブセットを物理的に実現可能な構造（ゲートなど）に自動的に合成する機能は、言語が広く使用されるようになった後に開発されました。

Verilogは「検証」と「論理」を組み合わせた造語である。^[5]

当時、VHDLの成功が拡大していたため、Cadence 社は、この言語をオープン標準化の対象とすることを決定しました。Cadence 社は、Open Verilog International (OVI) (現在はAccelleraとして知られています) 組織の下で Verilog をパブリック ドメインに移管しました。Verilog は後にIEEEに提出され、IEEE 標準 1364-1995 となり、一般に Verilog-95 と呼ばれています。

同じ時期に、Cadence はアナログ シミュレータSpectreに標準サポートを追加するため、 Verilog-Aの開発を開始しました。Verilog-A はスタンドアロン言語として意図されたものではなく、Verilog-95 を含むVerilog-AMSのサブセットです。

Verilog-95 の拡張は、ユーザーが元の Verilog 標準で発見した欠陥を補うために IEEE に提出されました。これらの拡張は、 Verilog-2001 として知られるIEEE標準 1364-2001 になりました。

Verilog-2001 は Verilog-95 から大幅にアップグレードされています。まず、(2 の補数) 符号付きネットと変数の明示的なサポートが追加されています。以前は、コード作成者は扱いにくいビットレベルの操作を使用して符号付き演算を実行する必要がありました (たとえば、単純な 8 ビット加算のキャリー アウト ビットでは、正しい値を決定するためにブール代数の明示的な記述が必要でした)。Verilog-2001 では、同じ関数を組み込み演算子の 1 つ (+、-、​​/、*、>>>) でより簡潔に記述できます。generate–endgenerate 構造 (VHDL の generate–endgenerate に類似) により、Verilog-2001 では、通常の決定演算子 (case–if–else) を介してインスタンスとステートメントのインスタンス化を制御できます。generate–endgenerate を使用すると、Verilog-2001 では、個々のインスタンスの接続を制御しながら、インスタンスの配列をインスタンス化できます。ファイル I/O は、いくつかの新しいシステム タスクによって改善されました。そして最後に、コードの読みやすさを向上させるために、いくつかの構文の追加が導入されました (例: always、@*、名前付きパラメータのオーバーライド、C スタイルの関数/タスク/モジュール ヘッダー宣言)。

Verilog-2001 は、ほとんどの商用EDAソフトウェア パッケージでサポートされている Verilog のバージョンです。

SystemVerilogと混同しないでください。Verilog 2005 ( IEEE標準 1364-2005) は、マイナーな修正、仕様の明確化、およびいくつかの新しい言語機能 (uwire キーワードなど) で構成されています。

Verilog 標準の別の部分であるVerilog-AMS は、アナログおよびミックスドシグナル モデリングを従来の Verilog と統合しようとします。

OpenVera や Verisity のe 言語などのハードウェア検証言語の登場により、Co-Design Automation Inc ( Synopsysが買収) による Superlog の開発が促進されました。Superlog と Vera の基礎はAccelleraに寄贈され、後に IEEE 標準 P1800-2005: SystemVerilog となりました。

SystemVerilog はVerilog-2005 のスーパーセットであり、設計検証と設計モデリングを支援する多くの新機能と機能を備えています。2009 年現在、SystemVerilog と Verilog 言語標準は SystemVerilog 2009 (IEEE 標準 1800-2009) に統合されています。

SystemVerilog標準はその後2012年、^[6] 2017年、^[7]そして最近では2023年12月に更新されました。 ^[2]

2 つのフリップフロップの簡単な例を次に示します。

モジュールtoplevel ( clock , reset );入力clock ;入力reset ; 
   
   

  レジスタフロップ1 ;レジスタフロップ2 ; 
   

  常に@ ( posedge resetまたはposedge clock ) if ( reset ) begin lop1 <= 0 ; lop2 <= 1 ; end else begin lop1 <= lop2 ; lop2 <= lop1 ; end endmodule      
     
      
          
          
      
    
      
          
          
      

Verilog の演算子<=は、通常の手続き型言語とは対照的に、ハードウェア記述言語であるという別の側面です。これは、「非ブロッキング」割り当てとして知られています。そのアクションは、always ブロックが実行されるまで登録されません。つまり、割り当ての順序は無関係であり、同じ結果が生成されます。つまり、フロップ 1 とフロップ 2 はクロックごとに値を交換します。

もう 1 つの代入演算子は=、ブロッキング代入と呼ばれます。=代入を使用すると、ロジックの目的で、ターゲット変数が直ちに更新されます。上記の例では、ステートメントで の=代わりにブロッキング演算子が使用されていた場合<=、 lop1 と lop2 は入れ替わりませんでした。代わりに、従来のプログラミングと同様に、コンパイラは lop1 を lop2 と等しく設定するだけであると理解します (その後、 lop2 を lop1 と等しく設定する冗長なロジックは無視されます)。

カウンタ回路の例を次に示します。

module Div20x ( rst , clk , cet , cep , count , tc ); // TITLE 'イネーブル付き 20 分割カウンタ' // イネーブル CEP はクロック イネーブルのみです// イネーブル CET はクロック イネーブルであり、// TC 出力を有効にします// Verilog 言語を使用したカウンタ       






パラメータサイズ= 5 ;パラメータ長さ= 20 ;   
   

input rst ; // これらの入力/出力は、モジュールへの入力clk ; // 接続を表します。 input cet ; input cep ;  
  
 
 

出力[サイズ- 1 : 0 ]カウント;出力tc ;  
 

reg [ size - 1 : 0 ] count ; // always // (または initial) ブロック内で割り当てられる信号は、reg 型である必要があります   
                      
                      
                      

wire tc ; // 他の信号はwire型です  

// 以下の always ステートメントは、 rst または clk
信号が低から高に遷移するたびに実行される並列実行ステートメントです。



always @ ( posedge clkまたはposedge rst ) if ( rst ) // これにより cntr がリセットされますcount <= { size { 1 'b0 }}; else if ( cet && cep ) // 両方が有効になります true begin if ( count == length - 1 ) count <= { size { 1 'b0 }}; else count <= count + 1 'b1 ; end      
    
      
  
      
    
         
          
      
            
    

// tc の値は連続的に割り当てられます
// 式の値は、
assign tc = ( cet && ( count == length - 1 ));       

エンドモジュール

遅延の例:

... 
reg a 、b 、c 、d ; wire e ; ...常に@( bまたはe ) begin a = b & e ; b = a | b ; # 5 c = b ; d = # 6 c ^ e ; end    
 

   
  
        
        
       
         
  

上記のalways句は、他のタイプの使用方法を示しています。つまり、リスト内のいずれかのエンティティ ( bまたはe ) が変更されるたびに実行されます。これらのいずれかが変更されると、aにはすぐに新しい値が割り当てられ、ブロッキング割り当てにより、その後b に新しい値が割り当てられます ( aの新しい値を考慮して)。 5 時間単位の遅延後、c にbの値が割り当てられ、 c ^ eの値は非表示のストアに格納されます。その後、さらに 6 時間単位が経過すると、格納されていた値が dに割り当てられます。

プロセス内 (initial または always ブロック) から駆動される信号は、regタイプである必要があります。プロセス外から駆動される信号は、wireタイプである必要があります。キーワードreg は、必ずしもハードウェア レジスタを意味するわけではありません。

Verilog の定数の定義では、幅パラメータの追加がサポートされています。基本的な構文は次のとおりです。

<ビット幅>'<基本文字><数値>

例:

• 12'h123 – 16進数の123（12ビットを使用）
• 20'd44 – 10進数の44（20ビットを使用 – 0拡張は自動）
• 4'b1010 – バイナリ 1010 (4 ビットを使用)
• 6'o77 – 8進数の77（6ビットを使用）

Verilog には、$display コマンドなど、実際のハードウェアに類似するものがないステートメントがいくつかあります。ただし、ここで紹介する例は、実際のゲートに直接マッピングされる、言語の古典的な (限定された) サブセットです。

// Mux の例 — 同じことを実行する 3 つの方法。

// 最初の例では連続代入を使用します
。wire out ; assign out = sel ? a : b ; 
       


// 2 番目の例では、同じことを実現するためにプロシージャを使用します。

reg out ;常に@( aまたはbまたはsel ) begin case ( sel ) 1 'b0 : out = b ; 1 'b1 : out = a ; endcase end 
     
  
    
         
         
    
  

// 最後に、手続き型構造で if/else を使用できます
。
reg out ; always @( a or b or sel ) if ( sel ) out = a ; else out = b ; 
     
   
      
  
      

次の興味深い構造は透過ラッチです。ゲート信号が「パススルー」に設定されている場合は入力を出力に渡し、ゲート信号が「ホールド」に遷移すると入力をキャプチャして保存します。ゲートが「ホールド」に設定されている間は、入力信号に関係なく出力は安定したままです。以下の例では、ゲートの「パススルー」レベルは、if 節の値が true の場合、つまりゲート = 1 の場合です。これは、「ゲートが true の場合、din は継続的にラッチ アウトに送られます」と読みます。if 節が false になると、ラッチ アウトの最後の値が残り、din の値とは無関係になります。

// 透過ラッチの例

reglatch_out ;常に@( gate or din ) if ( gate ) latch_out = din ; // パススルー状態// else はここでは不要であることに注意してください。変数// latch_out は、gate がハイの間、din の値に従います。gate がローになると、latch_out は一定のままになります。 
   
  
       
    
    
    

フリップフロップは次の重要なテンプレートです。Verilog では、D フロップが最も単純で、次のようにモデル化できます。

reg q ;常に@( posedge clk ) q <= d ; 
  
    

この例で注目すべき重要な点は、非ブロッキング割り当ての使用です。基本的な経験則としては、 always 句内に posedgeまたはnegedgeステートメントがある場合は<= を使用することです。

D フロップのバリエーションとして、非同期リセットを備えたものがあります。リセット状態はステートメント内の最初の if 節になるという規則があります。

reg q ;常に@( posedge clkまたはposedge reset ) if ( reset ) q <= 0 ; else q <= d ; 
     
  
      
  
      

次のバリエーションは、非同期リセット条件と非同期セット条件の両方を含みます。ここでも規則が適用されます。つまり、リセット条件の後にはセット条件が続きます。

reg q ;常に@( posedge clkまたはposedge resetまたはposedge set ) if ( reset ) q <= 0 ; else if ( set ) q <= 1 ; else q <= d ; 
        
  
      
  
  
      
  
      

注意: このモデルを使用してセット/リセット フリップフロップをモデル化すると、シミュレーション エラーが発生する可能性があります。次のテスト イベント シーケンスを検討してください。1) リセットがハイになる 2) clk がハイになる 3) セットがハイになる 4) clk が再びハイになる 5) リセットがローになり、その後 6) セットがローになる。セットアップ違反とホールド違反がないものとします。

この例では、always @ ステートメントは、最初に reset の立ち上がりエッジが発生したときに実行され、q の値が 0 になります。次に always ブロックが実行されるのは clk の立ち上がりエッジで、これも q の値を 0 に維持します。次に always ブロックは set がハイになったときに実行され、reset がハイなので q は 0 のままになります。この条件は、実際のフリップフロップによって正しい場合とそうでない場合があります。ただし、これはこのモデルの主な問題ではありません。reset がローになっても、その set はまだハイであることに注意してください。実際のフリップフロップでは、これにより出力が 1 になります。ただし、このモデルでは、always ブロックはレベルではなく set と reset の立ち上がりエッジによってトリガーされるため、これは発生しません。セット/リセット フリップフロップでは別のアプローチが必要になる場合があります。

最後の基本的なバリエーションは、入力を供給するマルチプレクサを備えた D フロップを実装するものです。マルチプレクサには D 入力とフロップ自体からのフィードバックがあります。これにより、ゲート ロード機能が可能になります。

// 明示的なフィードバックパスを持つ基本構造
always @( posedge clk ) if ( gate ) q <= d ; else q <= q ; // 明示的なフィードバックパス  
  
      
  
       

// より一般的な構造では、フィードバックが存在すると想定されます
// これは
ハードウェア コンパイラが解釈する方法なので、安全な想定です。この構造は
// ラッチによく似ています。違いは
// '''@(posedge clk)''' と非ブロッキング '''<='''です
//
常に@( posedge clk ) if ( gate ) q <= d ; // "else" mux は "暗黙的に" です  
  
       

この説明には「初期」ブロックは記載されていないことに注意してください。この構造には FPGA 合成ツールと ASIC 合成ツールの分割があります。FPGA ツールでは、「リセット」信号を使用する代わりに、reg 値が確立される初期ブロックが許可されます。ASIC 合成ツールでは、このようなステートメントはサポートされていません。その理由は、FPGA の初期状態は FPGA のメモリ テーブルにダウンロードされるものであるためです。ASIC は実際のハードウェア実装です。

Verilog プロセスを宣言する方法は 2 つあります。always キーワードと initial キーワードです。alwaysキーワードは、フリーランニング プロセスを示します。initial キーワードは、プロセスが1 回だけ実行されることを示します。どちらの構造もシミュレータ時間 0 で実行を開始し、ブロックの最後まで実行されます。alwaysブロックが最後まで到達すると、(再び) 再スケジュールされます。initial ブロッ​​クが always ブロックの前に実行されると考えるのはよくある誤解です。実際、initialブロッ​​クはalwaysブロックの特殊なケース、つまり最初に完了した後に終了するケースと考えるのが適切です。

//例: 
initial 
begin a = 1 ; // 時刻 0 に reg a に値を割り当てる# 1 ; // 1 時間待機する unit b = a ; // reg a の値を reg b に割り当てるend  
       
     
       
  

always @( a or b ) // a または b が変更されるたびに、プロセスを実行します。begin if ( a ) c = b ; else d = ~ b ; end // このブロックは終了です。先頭に戻ります (つまり、@ イベント コントロール)    

   
      
  
      
 

always @( posedge a ) // reg a に low から high への変化a <= bがある場合に実行します。  
    

これらは、これら 2 つのキーワードの標準的な使用方法ですが、さらに重要な使用方法が 2 つあります。最も一般的なのは、@(...)感度リストのないalwaysキーワードです。次のように always を使用することもできます。

always 
begin // 常に 0 の時点で実行を開始し、決して停止しませんclk = 0 ; // clk を 0 に設定します# 1 ; // 1 時間単位待機しますclk = 1 ; // clk を 1 に設定します# 1 ; // 1 時間単位待機しますend // 実行を継続します。begin の先頭に戻って続行します   
       
     
       
     
   

alwaysキーワードは、永久に実行されるという意味で、 C 言語の構文while(1) {..}と同様に動作します。

もう一つの興味深い例外は、initialキーワードにforeverキーワードを追加して使用することです。

以下の例は、機能的には上記のalways の例と同じです。

initial forever // 時間 0 から開始し、begin/end を永遠に繰り返しますbegin clk = 0 ; // clk を 0 に設定します# 1 ; // 1 時間単位待機しますclk = 1 ; // clk を 1 に設定します# 1 ; // 1 時間単位待機しますend  
  
       
     
       
     
  

フォーク/ジョインペアは、並列プロセスを作成するために Verilog によって使用されます。フォーク/ジョイン ペア間のすべてのステートメント (またはブロック) は、実行フローがフォークに到達すると同時に実行を開始します。実行は、フォークとジョイン間の最も長く実行されるステートメントまたはブロックが完了すると、ジョイン後に継続されます。

初期
フォーク$write ( "A" ); // 文字 A を印刷$write ( "B" ); // 文字 B を印刷begin # 1 ; // 1 時間単位待機$write ( "C" ); // 文字 C を印刷end join  
     
     
    
       
       
    
  

上記の記述方法では、シーケンス「ABC」または「BAC」のいずれかを出力できます。最初の $write と 2 番目の $write 間のシミュレーションの順序はシミュレータの実装によって異なり、シミュレータによって意図的にランダム化される場合があります。これにより、シミュレーションに偶発的な競合状態と意図的な非決定論的動作の両方を含めることができます。

VHDLはVerilogのように複数のプロセスを動的に生成できないことに注意してください。^[8]

Verilogでは実行順序が必ずしも保証されるわけではありません。^[9]これは古典的な例で説明できます。以下のコードスニペットを考えてみましょう。

初期
値 a = 0 ;    

初期
値 b = a ;    

初期
begin # 1 ; $display ( "値 a=%d b の値=%d" , a , b ); end  
    
    
  

初期ブロックの実行順序に応じて、ゼロとゼロ、またはゼロとその他の任意の初期化されていない値になる場合があります。$display#1 の遅延により、ステートメントは常に両方の割り当てブロックが完了した後に実行されます。

注: これらの演算子は優先順位に従って表示され ません。

IEEE 1364規格は、0、1、Z（高インピーダンス）、X（未知の論理値）の4つの状態を持つ4値ロジックを定義しています。競合するVHDLには、9つのレベルを持つIEEE 1164という多値ロジック専用の規格が存在します。^[10]

システム タスクは、シミュレーション中に単純な I/O やさまざまな設計測定機能を処理するために使用できます。すべてのシステム タスクには、ユーザー タスクや関数と区別するために$というプレフィックスが付けられます。このセクションでは、最も頻繁に使用されるタスクの短いリストを示します。これは決して包括的なリストではありません。

• $display – 自動的に改行された行を画面に出力します。
• $write – 改行なしで 1 行を画面に出力します。
• $swrite – 改行なしで 1 行を変数に出力します。
• $sscanf – 変数からフォーマット指定された文字列を読み取ります。(*Verilog-2001)
• $fopen – ファイルへのハンドルを開く（読み取りまたは書き込み）
• $fdisplay – ファイルから 1 行を出力し、その後に自動改行を挿入します。
• $fwrite – 改行なしで 1 行をファイルに出力します。
• $fscanf – フォーマット指定された文字列をファイルから読み取ります。(*Verilog-2001)
• $fclose – 開いているファイル ハンドルを閉じて解放します。
• $readmemh – 16 進ファイルの内容をメモリ配列に読み込みます。
• $readmemb – バイナリ ファイルの内容をメモリ配列に読み込みます。
• $monitor – いずれかの値が変更されたときに、リストされているすべての変数を出力します。
• $time – 現在のシミュレーション時間の値。
• $dumpfile – VCD (値変更ダンプ) 形式の出力ファイル名を宣言します。
• $dumpvars – オンにして変数をダンプします。
• $dumpports – 有効にして、変数を拡張 VCD 形式でダンプします。
• $random – ランダムな値を返します。

PLI は、プログラマーに、Verilog から C 言語で記述されたプログラム関数に制御を転送するメカニズムを提供します。IEEE Std 1364-2005 では、 PLI を完全に置き換える 新しいVerilog Procedural Interfaceが推奨され、正式に廃止されました。

PLI（現在のVPI）は、テストハーネス、マイクロコントローラの命令セットシミュレータ、デバッガなど、C言語で書かれた他のプログラムとVerilogを連携させることを可能にする。例えば、現在のVerilogタスクまたは関数の64ビット整数引数の書き込みと読み取りにそれぞれ使用されるC関数^[11]と^[12]を提供する。32ビット整数の場合は、^[13]と^[14]が使用される。 tf_putlongp() tf_getlongp()tf_putp()tf_getp()

Verilog シミュレータの詳細については、Verilog シミュレータのリストを参照してください。

• HDLシミュレータのリスト
• 波形ビューア
• SystemVerilog ダイレクト プログラミング インターフェイス (DPI)
• Verilog 手続き型インターフェース(VPI)

• Verilog および SystemVerilog の主な競合相手であるVHDL。
• Verilog-AおよびVerilog-AMS : アナログ拡張を備えた Verilog。
• SystemC — HDLイベント駆動型セマンティクスを提供する C++ ライブラリ
• システムVerilog
• e (検証言語)
• プロパティ仕様言語
• Chisel はScalaをベースに構築されたオープンソース言語です。

注記

Wikibooks には、 Programmable Logic/Verilogに関する書籍があります。

• 「 Verilog ハードウェア記述言語の IEEE 標準」。IEEE STD 1364-2005 (IEEE STD 1364-2001 の改訂版) : 1–590。2006 年 4 月。doi :10.1109/ IEEESTD.2006.99495。ISBN 978-0-7381-4851-9。– Verilog 2005 の公式標準 (無料ではありません)。
• IEEE P1364 – Verilog のワーキング グループ (非アクティブ)。
• IEEE P1800 – SystemVerilog のワーキング グループ (上記に代わる)。
• Verilog 構文 – 1995 年にBackus-Naur 形式で記述された構文。これは IEEE-1364 標準より前のものです。

• Verilog AUTO — 業界の IP が Verilog コードの保守を簡素化するために使用するオープンソースのメタコメント。