設計ルールチェック

電子設計自動化における設計ルールとは、 回路基板、半導体デバイス、集積回路(IC) の設計者に課される幾何学的制約であり、設計が適切に、確実に機能し、許容できる歩留まりで製造できることを保証するものです。製造用の設計ルールは、設計意図を実現するプロセスの能力に基づいてプロセス エンジニアによって開発されます。電子設計自動化は、設計者が設計ルールに違反しないようにするために広く使用されています。このプロセスは設計ルール チェック( DRC ) と呼ばれます。DRC は、設計の物理検証 サインオフ中の主要なステップであり、LVS (レイアウト対回路図) チェック、XOR チェック、ERC (電気ルール チェック)、アンテナ チェックも含まれます。設計ルールと DRC の重要性は、マイクロ スケールまたはナノ スケールのジオメトリを持つ IC にとって最も高くなります。高度なプロセスの場合、一部のファブでは、歩留まりを向上させるために、より制限されたルールの使用も要求しています。

設計ルールは、半導体メーカーによって提供される一連のパラメータであり、設計者がマスク セットの正確さを検証できるようにします。設計ルールは、特定の半導体製造プロセスに固有のものです。設計ルール セットは、半導体製造プロセスの変動を考慮して十分な余裕を確保し、ほとんどの部品が正しく動作することを保証するため、特定の幾何学的制約と接続制約を指定します。

最も基本的な設計ルールは、右の図に示されています。最初のルールは、単一レイヤー ルールです。幅ルールは、設計内の任意の形状の最小幅を指定します。間隔ルールは、隣接する 2 つのオブジェクト間の最小距離を指定します。これらのルールは、半導体製造プロセスの各レイヤーに存在し、最下層のルールは最小 (2007 年時点では通常 100 nm) で、最上層のメタル レイヤーはより大きなルール (2007 年時点でおそらく 400 nm) を持ちます。

2 層ルールは、2 つの層の間に存在する必要がある関係を指定します。たとえば、囲みルールでは、コンタクトやビアなどの 1 つのタイプのオブジェクトが、追加のマージンとともに金属層で覆われる必要があることを指定します。2007 年時点での一般的な値は約 10 nm です。

ここには示されていないルールの種類が他にもたくさんあります。最小面積ルールは、その名前が示す通りです。アンテナルールは、中間層をエッチングするときに問題を引き起こす可能性のある構成について、ネットの各層の面積の比率をチェックする複雑なルールです。^[1]他にも多くのそのようなルールが存在し、半導体メーカーが提供するドキュメントで詳細に説明されています。

学術的な設計ルールは、スケーラブルなパラメータλで指定されることが多く、設計におけるすべての幾何公差はλの整数倍として定義されます。これにより、既存のチップレイアウトを新しいプロセスに移行することが簡単になります。産業用ルールはより高度に最適化されており、均一なスケーリングに近似するだけです。設計ルールセットは、半導体プロセスの世代が進むにつれてますます複雑になっています。^[2]

設計ルール チェック (DRC) の主な目的は、設計全体の歩留まりと信頼性を高くすることです。設計ルールに違反すると、設計が機能しなくなる可能性があります。ダイ歩留まりを向上させるというこの目標を達成するために、DRC は単純な測定とブール チェックから、既存の機能の変更、新しい機能の挿入、およびレイヤー密度などのプロセス制限について設計全体をチェックする、より複雑なルールへと進化しました。完成したレイアウトは、設計の幾何学的表現だけでなく、設計の製造をサポートするデータからも構成されます。設計ルール チェックは、設計が正しく動作することを検証するものではありません。ただし、構造が特定の設計タイプとプロセス テクノロジのプロセス制約を満たしていることを検証するために構築されています。

DRC ソフトウェアは通常、 GDSII標準形式のレイアウトと、製造用に選択された半導体プロセスに固有のルールのリストを入力として受け取ります。これらから、設計者が修正するかどうかを選択できる設計ルール違反のレポートを作成します。特定の設計ルールを慎重に「拡張」または免除することは、歩留まりを犠牲にしてパフォーマンスとコンポーネント密度を向上させるためによく使用されます。

DRC製品は、 DRCで実行する必要がある操作を記述する言語でルールを定義します。たとえば、Mentor GraphicsはDRCルールファイルで標準検証ルールフォーマット（SVRF）言語を使用し、Magma Design AutomationはTclベースの言語を使用しています。^[3]特定のプロセスのルールセットは、ランセット、ルールデッキ、または単にデッキと呼ばれます。

DRC は、非常に計算負荷の高いタスクです。^[4]通常、DRC チェックは、ASIC の各サブセクションで実行され、トップレベルで検出されるエラーの数を最小限に抑えます。単一の CPU で実行する場合、顧客は最新の設計に対するデザイン ルール チェックの結果を得るのに最大 1 週間待たなければならない場合があります。ほとんどの設計会社では、DRC は設計完了前に複数回実行される可能性が高いため、妥当なサイクル時間を達成するために、DRC を 1 日未満で実行する必要があります。今日の処理能力では、チップの複雑さとサイズに応じて、フルチップ DRC を 1 時間というはるかに短い時間で実行できます。

IC 設計における DRC の例には次のようなものがあります。

• アクティブ間の間隔
• 井戸間の間隔
• トランジスタの最小チャネル長
• 最小金属幅
• 金属間の間隔
• 金属充填密度（CMPを使用するプロセスの場合）
• ポリ密度
• ESDとI/Oルール
• アンテナ効果

EDAのDRC領域における主な製品は次のとおりです。

• アルティウムデザイナー
• PathWave DesignによるAdvanced Design System Desktop DRC ( Keysight Technologies、旧AgilentのEEsof EDA 部門)
• メンターグラフィックスのCalibre
• Cadence Design SystemsのDiva、DRACULA、Assura、PVS、Pegasus
• SynopsysのHerculesとIC Validator
• シルバコのガーディアン
• Mentor Graphics のHyperLynx DRC Free/Gold
• PowerDRC - 現在はSilvacoのSmartDRC
• Silvaco のSmartDRC
• Magma Design AutomationのQuartz

• 電気VLSI設計システム
• Kレイアウト
• 魔法
• Alliance -- 無料の VLSI/CAD システム
• Opencircuitdesign ソフトウェア:
• Microwind - 教育用レイアウト CAD システム
• Google と SkyWater tech. Foundry によるオープンソース 130nm CMOS PDK

• 『Electronic Design Automation For Integrated Circuits Handbook』、Lavagno、Martin、Scheffer 著、ISBN 0-8493-3096-3上記の概要の一部は、許可を得て引用した分野の調査です。