同期ダイナミックランダムアクセスメモリ

同期ダイナミックランダムアクセスメモリ（同期ダイナミックRAMまたはSDRAM）は、外部ピンインターフェースの動作が外部から供給されるクロック信号によって調整されるDRAMです。

1970 年代初期から 1990 年代初期にかけて製造されたDRAM集積回路(IC) は非同期インターフェイスを使用していました。非同期インターフェイスでは、入力制御信号が内部機能に直接影響を及ぼし、遅延は半導体経路の通過分のみです。SDRAM には同期インターフェイスがあり、制御入力の変化はクロック入力の立ち上がりエッジの後で認識されます。JEDEC によって標準化された SDRAM ファミリでは、クロック信号が、着信コマンドに応答する内部有限状態マシンのステップを制御します。これらのコマンドは、パフォーマンスを向上させるためにパイプライン化することができ、新しいコマンドを受信して​​いる間に、以前に開始された操作が完了します。メモリは、バンクと呼ばれる、サイズが同じで独立した複数のセクションに分割されており、デバイスは各バンクのメモリ アクセス コマンドを同時に処理し、インターリーブ方式でアクセスを高速化できます。これにより、SDRAM は非同期 DRAM よりも高い同時実行性とデータ転送速度を実現できます。

パイプライン化とは、チップが前のコマンドの処理を完了する前に新しいコマンドを受け入れることができることを意味します。パイプライン化された書き込みの場合、データがメモリ アレイに書き込まれるのを待たずに、書き込みコマンドの直後に別のコマンドを続けることができます。パイプライン化された読み取りの場合、要求されたデータは読み取りコマンドの後に一定のクロック サイクル数 (レイテンシ) 後に表示され、その間に追加のコマンドを送信できます。

初期のDRAMはCPUクロックと同期（クロックド）されることが多く、初期のマイクロプロセッサで使用されていました。1970年代半ばにDRAMは非同期設計に移行しましたが、1990年代には同期動作に戻りました。^{[1] [2]}

1980年代後半にIBMはDDR SDRAMを発明し、デュアルエッジクロッキングRAMを構築して、1990年の国際固体回路会議でその結果を発表しました。^{[3] [4]} 1998年にサムスンはDDR SDRAMと呼ばれるダブルデータレートSDRAMチップ（64メガビット）をリリースし、その後すぐに現代電子（現SKハイニックス）が同年に発売し、1993年に量産しました。 ^[5] 2000年までに、SDRAMはパフォーマンスが優れているため、現代のコンピューターで事実上すべての他のタイプのDRAMに取って代わりました。  

SDRAM のレイテンシは、非同期 DRAM よりも本質的に低い (アクセス時間が速い) わけではありません。実際、初期の SDRAM は、追加ロジックのために同時バースト EDO DRAMよりも若干低速でした。SDRAM の内部バッファリングの利点は、複数のメモリ バンクに操作をインターリーブして、有効な帯域幅を増やすことができることです。

現在、事実上すべての SDRAM は、電子部品の相互運用性を促進するためにオープン スタンダードを採用している電子業界団体であるJEDECによって確立された標準に準拠して製造されています。JEDEC は 1993 年に最初の SDRAM 標準を正式に採用し、その後、 DDR、DDR2、DDR3 SDRAMなどの他の SDRAM 標準も採用しました。

SDRAM は、サーバーやワークステーションなどの高いスケーラビリティを必要とするシステム向けに、レジスタ付きの種類でも利用できます。

現在、世界最大の SDRAM メーカーとしては、Samsung Electronics、SK Hynix、Micron Technology、Nanya Technologyなどが挙げられます。

DRAM のパフォーマンスにはいくつかの制限があります。最も注目されるのは、開いている行に対する連続した読み取り操作間の時間である読み取りサイクル時間です。この時間は、100 MHz SDRAM (1 MHz =  Hz) の 10 ns から DDR-400 の 5 ns に減少しましたが、DDR2-800 および DDR3-1600 世代を通じて比較的変化していません。ただし、インターフェイス回路を基本読み取り速度の倍数で動作させることにより、達成可能な帯域幅は急速に増加しています。 ${\displaystyle 10^{6}}$

もう 1 つの制限は、列アドレスを供給してから対応するデータを受信するまでの時間であるCAS レイテンシです。これも、DDR SDRAM の過去数世代を通じて 10 ～ 15 ns で比較的一定しています。

動作中、CAS レイテンシは SDRAM のモード レジスタにプログラムされ、DRAM コントローラによって予期される特定のクロック サイクル数です。任意の値をプログラムできますが、値が低すぎると SDRAM は正常に動作しません。クロック レートが高ければ、クロック サイクルでの有効な CAS レイテンシは自然に増加します。10～15 ns は、DDR-400 SDRAM の 200 MHz クロックの 2～3 サイクル (CL2～3)、DDR2-800 の場合は CL4～6、DDR3-1600 の場合は CL8～12 です。クロック サイクルが低ければ、CAS レイテンシ サイクル数は自然に少なくなります。

SDRAM モジュールには独自のタイミング仕様があり、モジュール上のチップの仕様よりも遅い場合があります。100 MHz SDRAM チップが初めて登場したとき、一部のメーカーは、そのクロック レートで確実に動作できない「100 MHz」モジュールを販売していました。これに対応して、Intel は PC100 標準を公開しました。この標準は、100 MHz で確実に動作できるメモリ モジュールを製造するための要件とガイドラインを概説しています。この標準は広く影響を与え、「PC100」という用語はすぐに 100 MHz SDRAM モジュールの一般的な識別子となり、現在ではモジュールは一般に「PC」で始まる番号で指定されています (PC66、PC100、または PC133 - ただし、番号の実際の意味は変更されています)。

すべてのコマンドは、クロック信号の立ち上がりエッジを基準にタイミングが調整されます。クロックに加えて、主にアクティブ ローの6 つの制御信号があり、クロックの立ち上がりエッジでサンプリングされます。

• CKEクロック イネーブル。この信号がローの場合、チップはクロックが停止したかのように動作します。コマンドは解釈されず、コマンド待ち時間は経過しません。他の制御ラインの状態は関係ありません。この信号の効果は、実際には 1 クロック サイクルだけ遅延されます。つまり、現在のクロック サイクルは通常どおりに進行しますが、次のクロック サイクルは、CKE 入力の再テストを除いて無視されます。通常の操作は、CKE がハイでサンプリングされた後のクロックの立ち上がりエッジで再開されます。言い換えると、他のすべてのチップ操作は、マスクされたクロックの立ち上がりエッジを基準にしてタイミングが調整されます。マスクされたクロックは、入力クロックと、入力クロックの前の立ち上がりエッジでの CKE 信号の状態の論理積です。
• CSチップセレクト。この信号がハイの場合、チップは他のすべての入力（CKE を除く）を無視し、NOP コマンドが受信されたかのように動作します。
• DQMデータ マスク。(デジタル ロジックの慣例に従い、データ ラインは「DQ」ラインと呼ばれるため、文字Qが表示されます。) これらの信号がハイの場合、データ I/O が抑制されます。書き込みデータを伴う場合、データは実際には DRAM に書き込まれません。読み取りサイクルの 2 サイクル前にハイにアサートされると、読み取りデータはチップから出力されません。x16 メモリ チップまたは DIMM には、8 ビットごとに 1 つの DQM ラインがあります。

• RAS、行アドレス ストローブ。名前に反して、これはストローブではなく、単なるコマンド ビットです。CASおよびWEとともに、8 つのコマンドの1 つを選択します。
• CAS 、列アドレス ストローブ。これもストローブではなく、コマンド ビットです。 RASおよびWEとともに、8 つのコマンドの 1 つを選択します。
• WE 、書き込み有効。 RASおよびCASとともに、8 つのコマンドの 1 つを選択します。通常、読み取りのようなコマンドと書き込みのようなコマンドを区別します。

SDRAM デバイスは、内部的に 2 つ、4 つ、または 8 つの独立した内部データ バンクに分割されています。1 ～ 3 つのバンク アドレス入力 (BA0、BA1、および BA2) を使用して、コマンドの対象となるバンクを選択します。

多くのコマンドは、アドレス入力ピンに提示されるアドレスも使用します。アドレスを使用しないコマンドや列アドレスを提示するコマンドも、バリアントを選択するために A10 を使用します。

SDR SDRAM コマンドは次のように定義されます。

すべての SDRAM 世代 (SDR および DDRx) は基本的に同じコマンドを使用しますが、変更点は次のとおりです。

• 大型デバイスをサポートするための追加アドレスビット
• 追加のバンク選択ビット
• より広いモードレジスタ（DDR2以上では13ビット、A0～A12を使用）
• 追加の拡張モードレジスタ（バンクアドレスビットによって選択）
• DDR2 はバースト終了コマンドを削除し、DDR3 はそれを「ZQ キャリブレーション」として再割り当てします。
• DDR3とDDR4は、読み取りおよび書き込みコマンド中にA12を使用して「バーストチョップ」、つまり半分の長さのデータ転送を示します。
• DDR4 では、アクティブ化コマンドのエンコードが変更されています。新しい信号ACT がこれを制御し、その間、他の制御ラインは行アドレス ビット 16、15、および 14 として使用されます。ACT がハイの場合、他のコマンドは上記と同じです。

たとえば、512 MB SDRAM DIMM (512 MB を含む) は、8 個または 9 個の SDRAM チップで構成され、各チップには 512 Mbit のストレージが含まれ、DIMM の 64 ビットまたは 72 ビット幅にそれぞれ 8 ビットが寄与します。一般的な 512 Mbit SDRAM チップには、内部に 4 つの独立した 16 MB メモリ バンクが含まれています。各バンクは、それぞれ 16,384 ビットの 8,192 行の配列です (2048 個の 8 ビット列)。バンクは、アイドル状態、アクティブ状態、またはアイドル状態からアクティブ状態への変更のいずれかです。^[6]

アクティブコマンドは、アイドル バンクをアクティブにします。このコマンドは、2 ビットのバンク アドレス (BA0 ～ BA1) と 13 ビットの行アドレス (A0 ～ A12) を提示し、その行をバンクの 16,384 列センス アンプのアレイに読み込みます。これは、行を「開く」とも呼ばれます。この操作には、その行のダイナミック (容量性) メモリ ストレージ セルを リフレッシュするという副作用があります。

行がアクティブ化または「オープン」されると、その行に対して読み取りおよび書き込みコマンドが可能になります。アクティブ化には、行から列への遅延、または t _RCDと呼ばれる最小限の時間が必要です。この時間は、クロック周期の次の倍数に切り上げられ、アクティブコマンドと読み取りまたは書き込みコマンド間の最小待機サイクル数を指定します。これらの待機サイクル中に、各バンクは完全に独立して動作するため、追加のコマンドが他のバンクに送信される場合があります。

読み取りコマンドと書き込みコマンドの両方に列アドレスが必要です。各チップは一度に 8 ビットのデータにアクセスするため、列アドレスは 2,048 個あり、必要なアドレス ラインは 11 個 (A0 ～ A9、A11) のみです。

読み取りコマンドが発行されると、設定された CAS レイテンシに応じて、SDRAM は数クロック サイクル後のクロックの立ち上がりエッジに合わせて DQ ライン上に対応する出力データを生成します。バーストの次のワードは、次の立ち上がりクロック エッジに合わせて生成されます。

書き込みコマンドには、同じ立ち上がりクロック エッジの間に DQ ラインに書き込まれるデータが伴います。メモリ コントローラの役割は、SDRAM が書き込みデータを DQ ラインに書き込む必要があるのと同時に読み取りデータを DQ ラインに書き込まないようにすることです。これは、読み取りバーストが終了するまで待つか、読み取りバーストを終了するか、DQM 制御ラインを使用することで実行できます。

メモリ コントローラが別の行にアクセスする必要がある場合、まずそのバンクのセンス アンプをアイドル状態に戻して、次の行を感知できるようにする必要があります。これは、「プリチャージ」操作、または行の「クローズ」と呼ばれます。プリチャージは明示的に指示することも、読み取りまたは書き込み操作の終了時に自動的に実行することもできます。この場合も、行が完全に「クローズ」されてバンクがアイドル状態になり、そのバンクで別のアクティブ化コマンドを受信できるようになるまでに、行プリチャージ遅延 t _{RP という}最小時間が経過する必要があります。

行のリフレッシュは行をアクティブにしたときの自動的な副作用ですが、これが発生するには最小時間があり、アクティブコマンドが行を開いてから対応するプリチャージ コマンドが行を閉じるまでの最小行アクセス時間 t _RAS遅延が必要です。この制限は通常、行に対する必要な読み取りおよび書き込みコマンドによって小さくなるため、その値は一般的なパフォーマンスにほとんど影響しません。

ノーオペレーションコマンドは常に許可されますが、ロードモードレジスタコマンドではすべてのバンクがアイドル状態であることが必要であり、その後変更が有効になるまでに遅延があります。自動リフレッシュコマンドでもすべてのバンクがアイドル状態である必要があり、チップをアイドル状態に戻すにはリフレッシュサイクル時間 t _{RFCがかかります。(この時間は通常 t RCD} +t _RPに等しくなります。)アイドルバンクで許可される他の唯一のコマンドはアクティブコマンドです。これは、前述のように、行が完全にオープンになり、読み取りおよび書き込みコマンドを受け入れることができるようになるまでに t _RCDかかります。

バンクが開いている場合、読み取り、書き込み、バースト終了、およびプリチャージの 4 つのコマンドが許可されます。読み取りコマンドと書き込みコマンドはバーストを開始し、次のコマンドによって中断される可能性があります。

読み取り、バースト終了、またはプリチャージ コマンドは、読み取りコマンドの後にいつでも発行でき、設定された CAS レイテンシの後に読み取りバーストを中断します。したがって、読み取りコマンドがサイクル 0 で発行され、別の読み取りコマンドがサイクル 2 で発行され、CAS レイテンシが 3 の場合、最初の読み取りコマンドはサイクル 3 と 4 の間にデータのバースト出力を開始し、2 番目の読み取りコマンドの結果はサイクル 5 から表示されます。

サイクル 2 で発行されたコマンドがバースト終了またはアクティブ バンクのプリチャージであった場合、サイクル 5 では出力は生成されません。

中断する読み取りはアクティブなバンクに対して行われる可能性がありますが、プリチャージ コマンドは、同じバンクまたはすべてのバンクに対して行われる場合にのみ読み取りバーストを中断します。別のバンクに対するプリチャージ コマンドは読み取りバーストを中断しません。

書き込みコマンドで読み取りバーストを中断することは可能ですが、より困難です。DQM 信号を使用して SDRAM からの出力を抑制し、メモリ コントローラが書き込み操作に間に合うように DQ ラインを介して SDRAM にデータを送信できるようにすれば、これが可能になります。読み取りデータに対する DQM の効果は 2 サイクル遅れますが、書き込みデータに対する DQM の効果は即時であるため、書き込みコマンドの少なくとも 2 サイクル前から DQM を上げ (読み取りデータをマスクするため)、書き込みコマンドのサイクル中は下げる必要があります (書き込みコマンドが効果を持つことを意図している場合)。

これを 2 クロック サイクルで実行するには、SDRAM がクロック エッジで出力をオフにするのにかかる時間と、次のクロック エッジで書き込みのために SDRAM に入力としてデータを供給する時間との間の慎重な調整が必要です。クロック周波数が高すぎて十分な時間が取れない場合は、3 サイクルが必要になる場合があります。

読み取りコマンドに自動プリチャージが含まれている場合、プリチャージは中断コマンドと同じサイクルで開始されます。

キャッシュを備えた最新のマイクロプロセッサは、通常、キャッシュ ライン単位でメモリにアクセスします。64 バイトのキャッシュ ラインを転送するには、64 ビット DIMM への 8 回の連続アクセスが必要ですが、モード レジスタを使用して SDRAM チップを構成し、8 ワードバーストを実行することにより、1 回の読み取りまたは書き込みコマンドですべてトリガーできます。キャッシュ ライン フェッチは通常、特定のアドレスからの読み取りによってトリガーされ、SDRAM ではキャッシュ ラインの「重要なワード」を最初に転送できます (ここでの「ワード」は SDRAM チップまたは DIMM の幅を指し、一般的な DIMM の場合は 64 ビットです)。SDRAM チップは、キャッシュ ラインの残りのワードの順序付けに関して 2 つの可能な規則をサポートしています。

バーストは常に、BL の倍数で始まる BL 連続ワードの整列ブロックにアクセスします。したがって、たとえば、4 から 7 までの任意の列アドレスへの 4 ワード バースト アクセスは、4 から 7 のワードを返します。ただし、順序は、要求されたアドレスと、構成されたバースト タイプ オプション (シーケンシャルまたはインターリーブ) によって異なります。通常、メモリ コントローラは、どちらか一方を必要とします。バースト長が 1 または 2 の場合、バースト タイプは関係ありません。バースト長が 1 の場合、アクセスされるワードは要求されたワードのみです。バースト長が 2 の場合、要求されたワードが最初にアクセスされ、整列ブロック内の他のワードが 2 番目にアクセスされます。これは、偶数アドレスが指定された場合は次のワード、奇数アドレスが指定された場合は前のワードです。

シーケンシャルバーストモードでは、後続のワードはアドレスの昇順でアクセスされ、ブロックの終わりに達するとブロックの先頭に戻ります。したがって、たとえばバースト長が 4 で、要求された列アドレスが 5 の場合、ワードは 5-6-7-4 の順序でアクセスされます。バースト長が 8 の場合、アクセス順序は 5-6-7-0-1-2-3-4 になります。これは、列アドレスにカウンターを追加し、バースト長を超える桁上げを無視することで行われます。インターリーブバーストモードでは、カウンターとアドレスの排他的論理和演算を使用してアドレスを計算します。同じ開始アドレス 5 を使用すると、4 ワードバーストは 5-4-7-6 の順序でワードを返します。8 ワードバーストは 5-4-7-6-1-0-3-2 になります。^[7]人間にとっては混乱を招くかもしれませんが、ハードウェアで実装するのが簡単なため、Intelのマイクロプロセッサではこの方法が好まれています。^[要出典]

要求された列アドレスがブロックの先頭にある場合、両方のバースト モード (シーケンシャルおよびインターリーブ) は同じシーケンシャル シーケンス 0-1-2-3-4-5-6-7 でデータを返します。違いが問題になるのは、メモリからクリティカル ワード ファーストの順序でキャッシュ ラインをフェッチする場合のみです。

シングル データ レート SDRAM には、10 ビットのプログラム可能なモード レジスタが 1 つあります。その後のダブル データ レート SDRAM 規格では、バンク アドレス ピンを使用してアドレス指定される追加のモード レジスタが追加されました。SDR SDRAM の場合、バンク アドレス ピンとアドレス ライン A10 以上は無視されますが、モード レジスタの書き込み中はゼロにする必要があります。

ビットは M9 ～ M0 で、ロード モード レジスタ サイクル中にアドレス ライン A9 ～ A0 に表示されます。

• M9: 書き込みバースト モード。0 の場合、書き込みは読み取りバースト長とモードを使用します。1 の場合、すべての書き込みは非バースト (単一の場所) になります。
• M8、M7: 動作モード。予約済みであり、00 にする必要があります。
• M6、M5、M4: CAS レイテンシ。通常、010 (CL2) と 011 (CL3) のみが有効です。読み取りコマンドとチップからのデータ出力間のサイクル数を指定します。チップには、この値に対する基本的な制限がナノ秒単位で設定されています。初期化中に、メモリ コントローラはクロック周波数に関する知識を使用して、その制限をサイクルに変換する必要があります。
• M3: バースト タイプ。0 はシーケンシャル バースト順序付けを要求し、1 はインターリーブ バースト順序付けを要求します。
• M2、M1、M0: バースト長。000、001、010、011 の値は、それぞれ 1、2、4、8 ワードのバースト サイズを指定します。バースト停止コマンドまたはその他のコマンドによって中断されない限り、各読み取り (および M9 が 0 の場合は書き込み) で、その回数のアクセスが実行されます。値 111 は、フル行バーストを指定します。バーストは中断されるまで継続します。フル行バーストは、シーケンシャル バースト タイプでのみ許可されます。

後期 (ダブル データ レート) SDRAM 規格では、より多くのモード レジスタ ビットが使用され、「拡張モード レジスタ」と呼ばれる追加のモード レジスタが提供されます。レジスタ番号は、ロード モード レジスタ コマンドの実行中にバンク アドレス ピンにエンコードされます。たとえば、DDR2 SDRAM には、13 ビットのモード レジスタ、13 ビットの拡張モード レジスタ No. 1 (EMR1)、および 5 ビットの拡張モード レジスタ No. 2 (EMR2) があります。

各バンクの各行を開いたり閉じたり (アクティブ化およびプリチャージ) することで、RAM チップをリフレッシュできます。ただし、メモリ コントローラを簡素化するために、SDRAM チップは「自動リフレッシュ」コマンドをサポートしています。このコマンドは、各バンクの 1 行に対して同時にこれらの操作を実行します。SDRAM は、すべての可能な行を反復する内部カウンタも維持します。メモリ コントローラは、リフレッシュ間隔ごとに十分な数の自動リフレッシュ コマンド (行ごとに 1 つ、ここで使用した例では 8192) を発行するだけです (一般的な値は t _REF = 64 ms)。このコマンドが発行されるときは、すべてのバンクがアイドル状態 (閉じられ、プリチャージされている) である必要があります。

前述のように、クロック イネーブル (CKE) 入力を使用すると、SDRAM へのクロックを効果的に停止できます。CKE 入力はクロックの立ち上がりエッジごとにサンプリングされ、CKE が低い場合は、CKE のチェック以外の目的でクロックの次の立ち上がりエッジは無視されます。CKE が低い限り、クロック レートを変更したり、クロックを完全に停止したりすることができます。

SDRAM が操作を実行している間に CKE が低下すると、CKE が再び上昇するまで SDRAM は単にその場で「フリーズ」します。

CKE が下げられたときに SDRAM がアイドル状態 (すべてのバンクがプリチャージされ、コマンドが実行中でない) の場合、SDRAM は自動的にパワーダウン モードに入り、CKE が再び上げられるまで最小限の電力を消費します。この状態は最大リフレッシュ間隔 t _REFより長く続かないでください。そうしないと、メモリの内容が失われる可能性があります。この間、さらに電力を節約するためにクロックを完全に停止することは合法です。

最後に、SDRAM に自動リフレッシュ コマンドが送信されると同時に CKE が下げられると、SDRAM はセルフ リフレッシュ モードに入ります。これはパワー ダウンに似ていますが、SDRAM はオンチップ タイマーを使用して、必要に応じて内部リフレッシュ サイクルを生成します。この間、クロックは停止する場合があります。セルフ リフレッシュ モードはパワー ダウン モードよりもわずかに多くの電力を消費しますが、メモリ コントローラを完全に無効にできるため、通常はその差を十分に補うことができます。

バッテリー駆動のデバイス用に設計された SDRAM には、追加の省電力オプションがいくつか用意されています。1 つは温度依存リフレッシュです。オンチップ温度センサーは、常に最悪のレートでリフレッシュを実行するのではなく、低温時にリフレッシュ レートを下げます。もう 1 つは選択リフレッシュです。これは、セルフリフレッシュを DRAM アレイの一部に制限します。リフレッシュされる部分は、拡張モード レジスタを使用して構成されます。3 つ目は、モバイル DDR (LPDDR) および LPDDR2 に実装されている「ディープ パワー ダウン」モードで、メモリを無効にし、終了するには完全な再初期化が必要です。これは、CKE を下げながら「バースト終了」コマンドを送信することでアクティブになります。

DDR SDRAM はプリフェッチ アーキテクチャを採用しており、メモリ内の共通の物理行にある 複数のデータ ワードに迅速かつ簡単にアクセスできます。

プリフェッチ アーキテクチャは、DRAM へのメモリ アクセスの特定の特性を利用します。一般的な DRAM メモリ操作には、ビットライン プリチャージ、行アクセス、列アクセスの 3 つのフェーズがあります。行アクセスは、DRAM メモリ セル内の小さな信号を注意深く感知する必要があるため、読み取り操作の中核であり、メモリ操作の中で最も低速なフェーズです。ただし、行が読み取られると、センス アンプがラッチとしても機能するため、同じ行への後続の列アクセスは非常に高速になります。参考までに、1 Gbit ^[6] DDR3デバイスの行は 2,048ビット幅であるため、行アクセス フェーズ中に内部的に 2,048 ビットが 2,048 個の個別のセンス アンプに読み取られます。行アクセスには、DRAM の速度に応じて 50 nsかかる場合がありますが、開いている行からの列アクセスは 10 ns 未満です。

従来の DRAM アーキテクチャは、長い間、オープン行のビットへの高速列アクセスをサポートしてきました。2,048 ビット幅の行を持つ 8 ビット幅のメモリ チップの場合、他の行へのアクセスが間に合わなければ、行の 256 データワード (2048/8) のいずれかへのアクセスは非常に高速になります。

従来の高速列アクセス方法の欠点は、行にデータワードが追加されるたびに新しい列アドレスを送信する必要があったことです。アドレス バスはデータ バスと同じ周波数で動作する必要がありました。プリフェッチ アーキテクチャでは、単一のアドレス要求で複数のデータ ワードを生成できるため、このプロセスが簡素化されます。

プリフェッチ バッファ アーキテクチャでは、メモリ アクセスが行に対して発生すると、バッファは行の隣接するデータ ワードのセットを取得し、個別の列アドレス要求を必要とせずに、IO ピンでそれらを高速シーケンスで読み出す (「バースト」する)。これは、CPU がメモリ内の隣接するデータワードを必要としていることを前提としており、実際には非常に多くの場合そうである。たとえば、DDR1 では、2 つの隣接するデータワードが同じクロック サイクルで各チップから読み取られ、プリフェッチ バッファに格納される。その後、各ワードはクロック サイクルの連続した立ち上がりエッジと立ち下がりエッジで送信される。同様に、4n プリフェッチ バッファを備えた DDR2 では、4 つの連続したデータワードが読み取られ、バッファに格納されると同時に、DDR の内部クロックの 2 倍の速度のクロックが、より高速な外部クロックの連続した立ち上がりエッジと立ち下がりエッジで各ワードを送信する。^[8]

プリフェッチ バッファの深さは、コア メモリ周波数と IO 周波数の比率と考えることもできます。8n プリフェッチ アーキテクチャ ( DDR3など) では、IO はメモリ コアよりも 8 倍高速に動作します (メモリ アクセスごとに IO で 8 データワードのバーストが発生します)。したがって、200 MHz のメモリ コアは、それぞれ 8 倍高速に動作する IO (1600 メガビット/秒) と組み合わされます。メモリに 16 個の IO がある場合、合計読み取り帯域幅は 200 MHz x 8 データワード/アクセス x 16 IO = 25.6 ギガビット/秒 (Gbit/秒) または 3.2 ギガバイト/秒 (GB/秒) になります。複数の DRAM チップを備えたモジュールは、それに応じてより高い帯域幅を提供できます。

SDRAM の各世代には異なるプリフェッチ バッファ サイズがあります。

• DDR SDRAMのプリフェッチバッファサイズは2n（メモリアクセスあたり2データワード）です。
• DDR2 SDRAMのプリフェッチバッファサイズは4n（メモリアクセスあたり4つのデータワード）です。
• DDR3 SDRAMのプリフェッチバッファサイズは8n（メモリアクセスあたり8データワード）です。
• DDR4 SDRAMのプリフェッチバッファサイズは8n（メモリアクセスあたり8データワード）です。
• DDR5 SDRAMのプリフェッチバッファサイズは8nです。16nの追加モードがあります。

もともと単にSDRAMと呼ばれていたシングル データ レート SDRAM は、1 つのコマンドを受け入れ、クロック サイクルごとに 1 ワードのデータを転送できます。チップはさまざまなデータ バス サイズ (最も一般的なのは 4、8、または 16 ビット) で作成されますが、チップは通常、一度に 64 (非 ECC) または 72 ( ECC ) ビットの 読み取りまたは書き込みを行う168 ピンDIMMに組み立てられます。

データ バスの使用は複雑であるため、複雑な DRAM コントローラ回路が必要です。これは、DRAM に書き込まれるデータは書き込みコマンドと同じサイクルで提示される必要があるのに対し、読み取りは読み取りコマンドの 2 サイクルまたは 3 サイクル後に出力を生成するためです。DRAM コントローラは、読み取りと書き込みに同時にデータ バスが必要にならないようにする必要があります。

一般的な SDR SDRAM クロック レートは 66、100、133 MHz (周期 15、10、7.5 ns) で、それぞれ PC66、PC100、PC133 と表記されます。最大 200 MHz のクロック レートが使用可能です。動作電圧は 3.3 V です。

このタイプの SDRAM は、1 クロック サイクルあたり 1 ワードのデータのみが送信されるため (シングル データ レート)、DDR バリアントよりも低速です。ただし、このタイプは、1 ワードのデータを転送するのに通常 2 ～ 3 クロックかかる、先行する拡張データ出力 DRAM (EDO-RAM) や高速ページ モード DRAM (FPM-RAM) よりも高速です。

PC66 は、 JEDECによって定義された内部リムーバブル コンピュータメモリ規格を指します。PC66 は、64 ビット バス、3.3 V の電圧で 66.66 MHz のクロック周波数で動作する同期 DRAM です。PC66 は、168 ピンDIMMおよび 144 ピンSO-DIMMフォーム ファクタで使用できます。理論上の帯域幅は 533 MB/秒です (1 MB/秒 = 100 万バイト/秒)。

この規格は、 Intel PentiumおよびAMD K6ベースの PCで使用されていました。また、Beige Power Mac G3、初期のiBook、PowerBook G3にも採用されています。また、66 MHz FSBを搭載した初期のIntel Celeronシステムの多くでも使用されています。この規格は、PC100 および PC133 規格に置き換えられました。

PC100 は、 JEDECによって定義された、内部の取り外し可能なコンピュータランダム アクセス メモリの標準です。PC100 は、64 ビット幅のバス、3.3 V の電圧で 100 MHz のクロック周波数で動作する同期 DRAM を指します。PC100 は、168 ピンDIMMおよび 144 ピンSO-DIMMフォーム ファクタで使用できます。PC100 は PC66 と下位互換性があり、PC133 標準に置き換えられました。

100 MHz SDRAM チップで構築されたモジュールは、必ずしも 100 MHz で動作できるわけではありません。PC100 規格は、メモリ モジュール全体の機能を指定します。PC100 は多くの古いコンピュータで使用されており、1990 年代後半の PC は PC100 メモリを搭載した最も一般的なコンピュータでした。

PC133 は、 JEDECによって定義されたコンピュータ メモリ規格です。PC133 は、64 ビット幅のバス、3.3 V の電圧で 133 MHz のクロック周波数で動作するSDR SDRAMを指します。PC133 は、168 ピンDIMMおよび 144 ピンSO-DIMMフォーム ファクタで使用できます。PC133 は、JEDEC によって承認された最速かつ最終的な SDR SDRAM 規格であり、1.066 GB/秒 ([133.33 MHz * 64/8]=1.066 GB/秒) の帯域幅を実現します。(1 GB/秒 = 10 億バイト/秒) PC133 は、 PC100 および PC66 と下位互換性があります。

DRAM のアクセス レイテンシは基本的に DRAM アレイによって制限されますが、各内部読み取りは実際には数千ビットの行であるため、DRAM は非常に高い潜在的帯域幅を持っています。この帯域幅をユーザーが利用できるようにするために、ダブル データ レートインターフェイスが開発されました。これは、サイクルごとに 1 回受け入れられる同じコマンドを使用しますが、クロック サイクルごとに 2 ワードのデータの読み取りまたは書き込みを行います。DDR インターフェイスは、クロック信号の立ち上がりエッジと立ち下がりエッジの両方でデータの読み取りと書き込みを行うことでこれを実現します。さらに、後から SDR インターフェイスのタイミングにいくつかの小さな変更が加えられ、電源電圧が 3.3 V から 2.5 V に引き下げられました。その結果、DDR SDRAM は SDR SDRAM と下位互換性がありません。

DDR SDRAM (わかりやすくするためにDDR1と呼ばれることもあります) は、最小の読み取りまたは書き込み単位を 2 倍にします。すべてのアクセスは、少なくとも 2 つの連続したワードを参照します。

一般的な DDR SDRAM クロック レートは 133、166、200 MHz (7.5、6、5 ns/サイクル) で、一般的には DDR-266、DDR-333、DDR-400 (3.75、3、2.5 ns/ビート) と呼ばれます。対応する 184 ピン DIMM は、PC-2100、PC-2700、PC-3200 と呼ばれます。DDR-550 (PC-4400) までのパフォーマンスが利用可能です。

DDR2 SDRAM は DDR SDRAM と非常によく似ていますが、最小の読み取りまたは書き込み単位がさらに 2 倍の 4 ワード連続になっています。バス プロトコルも簡素化され、より高性能な操作が可能になりました (特に、「バースト終了」コマンドが削除されています)。これにより、内部 RAM 操作のクロック レートを上げずに SDRAM のバス レートを 2 倍にすることができます。代わりに、内部操作は SDRAM の 4 倍の幅の単位で実行されます。また、追加のバンク アドレス ピン (BA2) が追加され、大型 RAM チップで 8 つのバンクを使用できるようになりました。

一般的な DDR2 SDRAM クロック レートは 200、266、333、または 400 MHz (周期 5、3.75、3、2.5 ns) で、一般に DDR2-400、DDR2-533、DDR2-667、DDR2-800 (周期 2.5、1.875、1.5、1.25 ns) と呼ばれます。対応する 240 ピン DIMM は、PC2-3200 から PC2-6400 までと呼ばれます。DDR2 SDRAM は現在、一般に DDR2-1066 と呼ばれる 533 MHz のクロック レートで使用でき、対応する DIMM は PC2-8500 (メーカーによっては PC2-8600 とも呼ばれる) と呼ばれます。DDR2-1250 (PC2-10000) までのパフォーマンスが利用可能です。

内部動作はクロック レートの半分で行われるため、DDR2-400 メモリ (内部クロック レート 100 MHz) のレイテンシは DDR-400 (内部クロック レート 200 MHz) よりも若干高くなることに注意してください。

DDR3 もこの傾向を引き継いでおり、最小の読み取りまたは書き込み単位が 8 ワード連続に倍増しています。これにより、内部操作のクロック レートを変更することなく、帯域幅と外部バス レートをさらに 2 倍にすることができます。幅のみを変更します。800～1600 M 転送/秒 (400～800 MHz クロックの両端) を維持するには、内部 RAM アレイは 1 秒あたり 100～200 M フェッチを実行する必要があります。

繰り返しになりますが、倍増するごとに、レイテンシが増加するという欠点があります。すべての DDR SDRAM 世代と同様に、コマンドは依然として 1 つのクロック エッジに制限されており、コマンド レイテンシはクロック サイクルで示されます。これは、通常引用される転送速度の半分の速度です ( DDR3-800 のCAS レイテンシ8 は 8/(400 MHz) = 20 ns で、PC100 SDR SDRAM の CAS2 とまったく同じレイテンシです)。

DDR3メモリチップは商業的に製造されており、^[11]それを使用したコンピュータシステムは2007年後半から利用可能になり、^[12] 2008年以降は大幅に使用されました。^[13]初期のクロックレートは400MHzと533MHzで、DDR3-800とDDR3-1066（PC3-6400モジュールとPC3-8500モジュール）と呼ばれていましたが、現在では667MHzと800MHzで、DDR3-1333とDDR3-1600（PC3-10600モジュールとPC3-12800モジュール）と呼ばれています。^[14] DDR3-2800（PC3 22400モジュール）までの性能が利用可能です。^[15]

DDR4 SDRAMはDDR3 SDRAMの後継です。 2008年にサンフランシスコで開催されたIntel Developer Forumで発表され、2011年中に市場に投入される予定でした。開発中にタイミングはかなり変動し、当初は2012年に投入される予定でしたが^[16]、その後(2010年中)2015年に投入されると予想され^[17]、その後2011年初頭にサンプルが発表され、メーカーは2012年に量産と市場投入を予定していると発表し始めました。DDR4が大量市場に導入されたのは2015年頃で、これはDDR3がDDR2から大量市場への移行を達成するのに要した約5年と匹敵します。

DDR4チップは1.2V 以下で動作し^{[18] [19]}、DDR3チップの1.5Vと比較して20億回以上のデータ転送が可能です。2013年までに2133MHzの周波数で導入される予定でしたが、最大4266MHzまで上昇すると推定され^[20]、電圧は1.05Vまで低下しました^[21]。

DDR4では内部プリフェッチ幅が再び2倍になることはなく、 DDR3と同じ8nプリフェッチが採用されています。^[22]そのため、データバスをビジー状態に保つために、複数のバンクからの読み取りをインターリーブする必要があります。

2009年2月、サムスンは40nm DRAMチップを検証した。これはDDR4開発に向けた「重要な一歩」と考えられていた^[23]。 2009年時点では、現在のDRAMチップは50nmプロセスへの移行が始まったばかりだったからである^[24] 。 2011年1月、サムスンは30nm 2048MB ^[6] DDR4 DRAMモジュールのテストの完了とリリースを発表した。このモジュールは1.2Vで最大2.13Gbit  /sの帯域幅を持ち、疑似オープンドレイン技術を使用し、同等のDDR3モジュールよりも40%少ない電力を消費する。^{[25] [26]}

2017年3月、JEDECはDDR5規格が開発中であると発表したが^[27]、DDR4の帯域幅を2倍にし、消費電力を削減し、2018年に規格を公開するという目標以外詳細は明らかにしなかった。この規格は2020年7月14日にリリースされた^[28]。

DDR に加えて、SDR SDRAM の後継となるメモリ テクノロジがいくつか提案されました。

RDRAM は、DDR と競合する独自のテクノロジでした。比較的高価でパフォーマンスが期待外れだったため (遅延が大きく、DDR の 64 ビット チャネルに対して 16 ビット データ チャネルが狭いため)、SDR SDRAM の後継者争いに敗れました。

SLDRAM は RDRAM よりも高性能で、競合していました。1990 年代後半に SLDRAM コンソーシアムによって開発されました。SLDRAM コンソーシアムは、約 20 社の大手 DRAM およびコンピュータ業界メーカーで構成されていました (SLDRAM コンソーシアムは SLDRAM Inc. として法人化され、その後 Advanced Memory International, Inc. に社名を変更しました)。SLDRAM はオープン スタンダードであり、ライセンス料は不要でした。仕様では、200、300、または 400 MHz のクロック周波数で動作する 64 ビット バスが要求されていました。これは、すべての信号が同じライン上にあることで実現され、複数のラインの同期時間を回避することができます。DDR SDRAMと同様に、SLDRAM はダブル ポンプ バスを使用しており、実効速度は 400、^[29] 600、^[30]または 800  MT/sです(1 MT/s = 1000^2 転送/秒)。

SLDRAM は、11 ビットのコマンド バス (10 個のコマンド ビット CA9:0 と 1 本のコマンド開始 FLAG ライン) を使用して、差動コマンド クロック (CCLK/CCLK#) の連続する 4 つのエッジで 40 ビットのコマンド パケットを送信しました。SDRAM とは異なり、チップごとの選択信号はありませんでした。各チップにはリセット時に ID が割り当てられ、コマンドにはそれを処理するチップの ID が含まれていました。データは、2 つの差動データ クロック (DCLK0/DCLK0# と DCLK1/DCLK1#) のいずれかを使用して、18 ビット (チップあたり) のデータ バスを介して 4 ワードまたは 8 ワードのバーストで転送されました。標準 SDRAM とは異なり、クロックはデータ ソース (読み取り操作の場合は SLDRAM チップ) によって生成され、データと同じ方向に送信されるため、データ スキューが大幅に削減されました。DCLK のソースが変わったときに一時停止する必要がないように、各コマンドは使用する DCLK ペアを指定しました。^[31]

基本的な読み取り/書き込みコマンドは、次のとおりです (最初のワードの CA9 から始まります)。

• 9ビットのデバイスID
• 6ビットのコマンド
• 銀行アドレスの3ビット
• 10 または 11 ビットの行アドレス
• 行または列の拡張用に5ビットまたは4ビットの余裕あり
• 7ビットの列アドレス

個々のデバイスには 8 ビットの ID がありました。コマンドで送信された ID の 9 番目のビットは、複数のデバイスをアドレス指定するために使用されました。2 の累乗のサイズのグループであれば、どれでもアドレス指定できます。送信された msbit が設定されている場合、送信されたアドレスの最下位 0 ビットまでのすべての最下位ビットは、「これは自分宛てなのか?」という目的で無視されました。(ID8 ビットが実際に ID0 より重要でないと見なされる場合、ユニキャスト アドレスのマッチングはこのパターンの特別なケースになります。)

読み取り/書き込みコマンドでは msbit がクリアされました:

• コマンド5=0
• CMD4=1 で指定した行を開く（アクティブにする）; CMD4=0 で現在開いている行を使用する
• CMD3=1 で 8 ワードバーストを転送します。CMD3=0 で 4 ワードバーストを転送します。
• 書き込みの場合はCMD2=1、読み取りの場合はCMD2=0
• CMD1=1 の場合、このアクセス後に行が閉じられます。CMD1=0 の場合、行は開いたままになります。
• CMD0は使用するDCLKペア（DCLK1またはDCLK0）を選択します。

仕様から大きく省略されたのは、バイト単位の書き込み許可です。これは、常にキャッシュ ラインの倍数で書き込みを行う キャッシュとECC メモリを備えたシステム向けに設計されました。

追加のコマンド (CMD5 が設定されている) は、データ転送なしで行を開いたり閉じたり、リフレッシュ操作を実行したり、構成レジスタを読み取ったり書き込んだり、その他のメンテナンス操作を実行したりしました。これらのコマンドのほとんどは、追加の 4 ビット サブ ID (プライマリ ID と同じ複数宛先エンコーディングを使用して 5 ビットとして送信) をサポートしていました。このサブ ID を使用すると、並列接続され、常に同時に読み取り/書き込みが行われるため、同じプライマリ ID が割り当てられたデバイスを区別できます。

さまざまなデバイスのタイミング パラメータを制御するために、8 ビットの制御レジスタと 32 ビットのステータス レジスタが多数ありました。

VCM はNECが設計した独自のタイプの SDRAM でしたが、ライセンス料なしでオープン スタンダードとしてリリースされました。標準 SDRAM とピン互換性がありますが、コマンドが異なります。VCM は RDRAM ほど高価ではなかったため、このテクノロジはRDRAMの潜在的な競合相手でした。仮想チャネル メモリ (VCM) モジュールは標準 SDRAM と機械的および電気的に互換性があるため、両方のサポートはメモリ コントローラの機能のみに依存します。1990 年代後半には、多くの PCノースブリッジチップセット (人気の高いVIA KX133 や KT133など) に VCSDRAM サポートが含まれていました。

VCM は、DRAM バンクのセンス アンプ行とデータ I/O ピンの間に、それぞれ 1/4 行のセグメントのサイズを持つ 16 個の「チャネル」バッファの SRAM キャッシュを挿入します。VCSDRAM に固有の「プリフェッチ」および「復元」コマンドは、DRAM のセンス アンプ行とチャネル バッファ間でデータをコピーし、SDRAM の読み取りおよび書き込みコマンドに相当するコマンドは、アクセスするチャネル番号を指定します。読み取りおよび書き込みは、DRAM アレイの現在のアクティブ状態とは関係なく実行でき、一度に 4 つの完全な DRAM 行がアクセス用に「オープン」になります。これは、標準の 2 バンク SDRAM で可能な 2 つのオープン行よりも改善されています。(実際には、一部の操作に使用される 17 番目の「ダミー チャネル」があります。)

VCSDRAM から読み取るには、アクティブ コマンドの後に、センス アンプ アレイからチャネル SDRAM にデータをコピーするための「プリフェッチ」コマンドが必要です。このコマンドは、バンク、2 ビットの列アドレス (行のセグメントを選択するため)、および 4 ビットのチャネル番号を指定します。これを実行すると、チャネル バッファへの読み取りコマンドが続行される間に、DRAM アレイがプリチャージされる場合があります。書き込むには、最初にデータがチャネル バッファ (通常はプリフェッチ コマンドを使用して事前に初期化されている) に書き込まれ、次にプリフェッチ コマンドと同じパラメータを持つ復元コマンドによって、チャネルからセンス アンプ アレイにデータのセグメントがコピーされます。

通常の SDRAM 書き込みはアクティブ (オープン) 行に対して実行する必要がありますが、VCSDRAM バンクはリストア コマンドが発行されるときにプリチャージ (クローズ) されている必要があります。リストア コマンドの直後のアクティブ コマンドは DRAM 行を指定し、DRAM アレイへの書き込みを完了します。さらに、現在開いている行への書き込みを可能にする 17 番目の「ダミー チャネル」があります。このチャネルから読み取ることはできませんが、センス アンプ アレイにプリフェッチ、書き込み、およびリストアすることができます。^{[32] [33]}

通常、セグメントはプリフェッチ元と同じメモリ アドレスに復元されますが、チャネル バッファは、大規模で整列したメモリ ブロックを非常に効率的にコピーまたはクリアするためにも使用できます。(1/4 行セグメントを使用するのは、DRAM セルが SRAM セルよりも狭いためです。) SRAM ビットは 4 DRAM ビット幅になるように設計されており、またがる 4 つの DRAM ビットの 1 つに都合よく接続されます。) 追加のコマンドは、セグメントのペアを 1 組のチャネルにプリフェッチし、オプションのコマンドは、プリフェッチ、読み取り、およびプリチャージを組み合わせて、ランダム読み取りのオーバーヘッドを削減します。

上記は JEDEC 標準化コマンドです。以前のチップではダミー チャネルやペア プリフェッチがサポートされておらず、プリチャージには別のエンコーディングが使用されていました。

ここに示す13ビットのアドレスバスは、最大128Mビットのデバイスに適しています^[6]。2つのバンクがあり、それぞれに8,192行と8,192列が含まれます。したがって、行アドレスは13ビット、セグメントアドレスは2ビットで、セグメント内の2,048ビット（256バイト）から1バイトを選択するには8つの列アドレスビットが必要です。

同期グラフィックス RAM (SGRAM) は、グラフィックス アダプタ用の SDRAM の特殊な形式です。ビデオ カードに搭載されているテクスチャ メモリやフレームバッファなどのグラフィックス関連のタスク用に設計されています。ビット マスキング(他のビット プレーンに影響を与えずに特定のビット プレーンに書き込む) やブロック書き込み (メモリ ブロックを単一の色で埋める) などの機能が追加されています。VRAMやWRAMとは異なり、SGRAM はシングル ポートです。ただし、一度に 2 つのメモリ ページを開くことができるため、他のビデオ RAM テクノロジのデュアル ポートの性質をシミュレートできます。

最も古いSGRAMメモリは、1994年に発売された8M ビット^[6]のチップで、 1994年11月に発売された日立HM5283206 ^[34]と、1994年12月に発売されたNEC μPD481850 ^[35]です。SGRAMを使用した最も古い商用デバイスは、ソニーのPlayStation（PS）ビデオゲームコンソールで、1995年12月に発売された日本製のSCPH-5000モデルに始まり、NEC μPD481850チップを使用しています。^{[36] [37]}

グラフィックスダブル データ レートSDRAM ( GDDR SDRAM ) は、グラフィックス プロセッシング ユニット(GPU)のメイン メモリとして使用するために設計された特殊なDDR SDRAMの一種です。GDDR SDRAM は、一部のコア テクノロジーを共有していますが、DDR3 などの一般的なタイプの DDR SDRAM とは異なります。主な特徴は、DRAM コアと I/O インターフェイスの両方でクロック周波数が高く、GPU のメモリ帯域幅が広くなることです。2023 年現在、GDDR にはGDDR2、GDDR3、GDDR4、GDDR5、GDDR5X、GDDR6、GDDR6X、GDDR6Wの 8 つの世代があります。

GDDRは当初DDR SGRAMとして知られていました。 1998年にサムスン電子によって16Mビット^[6]のメモリチップとして商業的に導入されました。^[38] 

高帯域幅メモリ（HBM）は、サムスン、AMD、SK Hynixの3DスタックSDRAM用の高性能RAMインターフェースです。高性能グラフィックアクセラレータやネットワークデバイスと組み合わせて使用​​するように設計されています。^[39]最初のHBMメモリチップは、2013年にSK Hynixによって製造されました。^[40]

• GDDR (グラフィックス DDR) とそのサブタイプGDDR2、GDDR3、GDDR4、GDDR5、GDDR6、GDDR7
• デバイス帯域幅のリスト
• シリアルプレゼンス検出- SDRAM モジュール上のタイミングデータを備えた EEPROM
• SDRAM チュートリアル - テルアビブ大学の学生が作成した Flash ウェブサイト
• メリーランド大学の修士論文「高性能 DRAM システム設計の制約と考慮事項」では、SDRAM アーキテクチャ/用語とコマンド タイミングの依存関係について簡潔かつ徹底的にレビューしています。

• SDRAM（メモリ）について知りたいことすべて、でも聞くのが怖かったこと、2010年8月、AnandTech
• RAM タイミングの理解、2011 年 5 月、ハードウェア シークレット
• PC SDRAM 仕様、Rev 1.7
• 133 MHz PC133 SDRAM SO-DIMM 仕様
• PC SDRAM シリアル プレゼンス検出 (SPD) 仕様、Rev 1.2B