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電子設計において、半導体知的財産コア（SIPコア）、IPコア、またはIPブロックとは、ある当事者の知的財産である、再利用可能なロジック、セル、または集積回路レイアウト設計の単位です。IPコアは、他の当事者にライセンス供与することも、単一の当事者が所有して使用することもできます。この用語は、設計に存在する特許またはソースコードの著作権のライセンス供与に由来します。システムオンチップ（SoC）、特定用途向け集積回路（ASIC）、およびフィールドプログラマブルゲートアレイ（FPGA）ロジックシステムの設計者は、IPコアを構成要素として使用できます。これにより、事前に検証およびテスト済みのコンポーネントを活用することで、設計サイクルを短縮し、開発コストを削減できます。
チップ設計におけるIPコアのライセンス供与と使用は、1990年代に一般的になった。[ 1 ]当時、多くのライセンサーとファウンドリが市場で競合していた。2013年には、最も広くライセンス供与されたIPコアは、Arm Holdings（市場シェア43.2%）、Synopsys Inc.（市場シェア13.9%）、Imagination Technologies（市場シェア9%）、Cadence Design Systems（市場シェア5.1%）のものであった。[ 2 ]
チップ設計におけるIPコアの使用は、コンピュータプログラミングにおけるライブラリの使用や、プリント基板設計における個別集積回路部品の使用に匹敵する。いずれも、定義済みのインターフェースと動作を持ち、作成者によって検証され、より大きな設計に組み込まれる、再利用可能な設計ロジックの構成要素である。
IPコアは一般的に、VerilogやVHDLなどのハードウェア記述言語で合成可能なRTLとして提供されます。これらは、コンピュータプログラミング分野におけるC言語などの低レベル言語に相当します。RTLとしてチップ設計者に提供されるIPコアは、チップ設計者が機能レベルで設計を変更することを可能にしますが、多くのIPベンダーは変更された設計に対して保証やサポートを提供していません。
IPコアは、汎用ゲートレベルネットリストとして提供される場合もあります。ネットリストは、汎用ゲートまたはプロセス固有の標準セルとして実装されたIPの論理関数をブール代数で表現したものです。汎用ゲートとして実装されたIPコアは、あらゆるプロセス技術向けにコンパイルできます。ゲートレベルネットリストは、コンピュータプログラミングにおけるアセンブリコードリストに相当します。ネットリストは、IPコアベンダーにリバースエンジニアリングに対する適切な保護を提供します。集積回路レイアウト設計保護も参照してください。
ネットリストコアと合成可能コアはどちらも、合成、配置、配線（SPR）設計フローを可能にするため、ソフトコアと呼ばれます。
ハードコア（またはハードマクロ）とは、チップ設計者が機能を大幅に変更できないアナログまたはデジタルIPコアのことです。これらは一般的に、特定のプロセス技術に特化した低レベルの物理的記述として定義されます。ハードコアは通常、その特定の技術において、チップのタイミング性能と面積の予測精度を高めます。
アナログおよびミックスドシグナルロジックは、一般的にハードコアとして提供されます。そのため、アナログIP（SerDes、PLL、DAC、ADC、PHYなど）は、トランジスタレイアウト形式（ GDSIIなど）でチップメーカーに提供されます。デジタルIPコアも、レイアウト形式で提供される場合があります。
低レベルのトランジスタレイアウトは、対象となるファウンドリのプロセス設計ルールに従う必要があります。そのため、あるファウンドリのプロセス向けに提供されたハードコアは、別のプロセスやファウンドリに容易に移植することはできません。IBM 、富士通、サムスン、TIなどの商用ファウンドリ事業者は、自社のファウンドリプロセス向けに構築されたさまざまなハードマクロIP機能を提供し、顧客の囲い込みを確実にしています。
最もよく知られているIPコアの多くは、ソフトマイクロプロセッサ設計です。その命令セットは、 8051やPICのような小型の8ビットプロセッサから、ARMアーキテクチャやRISC-Vアーキテクチャのような32ビットおよび64ビットプロセッサまで多岐にわたります。このようなプロセッサは、多くの組み込みシステムの「頭脳」を形成します。通常、x86のようなCISC命令セットではなくRISC命令セットが採用されています。これは、必要なロジックが少ないためです。したがって、設計はより小型になります。さらに、x86のリーダーであるIntelとAMDは、プロセッサ設計の知的財産を厳重に保護しており、 x86-64マイクロプロセッサ製品ラインではこのビジネスモデルを採用していません。
IPコアは、 PCI Express、SDRAM、イーサネット、LCD、AC'97オーディオ、IEEE 1394、AGP、USBなどの様々な周辺機器コントローラ向けにもライセンス供与されています。これらのインターフェースの多くは、チップ外部で高速、高電圧、または高インピーダンスの信号を駆動および受信するために、デジタルロジックとアナログIPコアの両方を必要とします。
（上記で説明したソフトウェアでプログラム可能なソフトマイクロプロセッサとは対照的に）「ハードワイヤード」なデジタルロジックIPコアは、MP3オーディオデコード、3D GPU、デジタルビデオエンコード/デコード、FFT、DCT、ビタビ符号化などのDSP機能といった固定機能に対してもライセンス供与されています。
知的財産の中核となる開発者やライセンサーの規模は、個人から数十億ドル規模の大企業まで多岐にわたる。開発者とその顧客であるチップメーカーは、世界中に拠点を置いている。
シリコン知的財産（SIP、シリコンIP）とは、半導体企業が自社の技術を知的財産として顧客にライセンス供与するビジネスモデルです。このようなビジネスモデルを採用している企業はファブレス半導体企業と呼ばれ、顧客に物理的なチップを提供するのではなく、特定の機能ブロックを提供することで顧客のチップ開発を支援します。通常、顧客は半導体企業、または社内に半導体開発部門を持つモジュール開発企業です。複雑なデバイスを製造したい企業は、時間とコストのかかる独自の設計開発を行う代わりに、マイクロプロセッサなどの他社の実績のある機能ブロックを使用する権利をライセンス供与されることがあります。
シリコンIP業界は長年にわたり安定した成長を遂げてきました。1990年代から2000年代にかけて設立された初期のシリコンIP企業には、Virtual Chips、Sand Microelectronics（いずれもPhoenix Technologiesに買収）[ 3 ] [ 4 ] 、 Integrated Intellectual Property（I2P）（Lattice Semiconductorに買収）[ 5 ]、Ingot Systems（Virage Logicに買収）[ 6 ]などがあります。これらの企業が開発したシリコンIPは、PCI、USB、IEEE 1394（Firewire）、AGP、DDR3などの規格に重点を置いていました。近年では、最も成功しているシリコンIP企業（しばしばスターIPと呼ばれる）には、ARM HoldingsとSynopsysなどがあります。Gartner Groupは、2005年のシリコン知的財産関連の売上高総額を15億米ドルと推定し、年間成長率は約30%と予測しています。[ 7 ]
IP強化とは、実績のある設計を再利用し、市場投入までの時間を短縮し、製造リスクの低いソリューションを生成することで、設計コアの知的財産（IP）（またはシリコン知的財産）を提供するプロセスです。
例えば、デジタル信号プロセッサ（DSP）はRTL形式のソフトコアから開発され、様々な技術や異なるファウンドリをターゲットにすることで、多様な実装を実現できます。IPのハード化プロセスは、ソフトコアから再利用可能なハード（ハードウェア）コアを生成するプロセスです。このようなハードIPの主な利点は、IPが事前に実装されているため特性が予測可能である一方、ソフトコアのような柔軟性も備えている点です。検証のためのシミュレーション用モデルセットが付属する場合もあります。
ソフトIPのハードニングには、ターゲット技術の品質、設計目標、および選択された方法論の評価が含まれます。ハードIPは、特定の技術とアプリケーションでの使用について既に検証されています。たとえば、GDSII形式のハードコアは、DRC（設計ルールチェック）とLVS（レイアウト対回路図）に合格すれば「クリーン」とみなされます。つまり、ファウンドリによって設定されたすべての製造要件を満たしています。[ 8 ] [ 9 ]
2000 年頃からOpenCores.org はさまざまなソフトコアを提供しており、そのほとんどはVHDLとVerilogで記述されています。これらのコアはすべて、GNU General Public LicenseやBSD のようなライセンスなどのフリーでオープンソースのソフトウェアライセンスの下で提供されています。[ 10 ] 2010 年以降、 RISC-V などのイニシアチブにより、利用可能な IP コアの数が大幅に増加しました (2019 年までにほぼ 50 個[ 11 ] )。これにより、安全で効率的な設計の開発におけるコラボレーションが促進されました。[ 12 ]