フリップフロップ（電子機器）

電子工学において、フリップフロップとラッチは、状態情報を保存できる 2 つの安定した状態を持つ回路、つまり双安定マルチバイブレータです。回路は、1 つ以上の制御入力に適用された信号によって状態を変更でき、その状態を出力します (多くの場合、その論理的補完も出力されます)。これは、シーケンシャル ロジックの基本的な記憶要素です。フリップフロップとラッチは、コンピューター、通信、およびその他多くの種類のシステムで使用されるデジタル電子システムの基本的な構成要素です。

フリップフロップとラッチは、データの 1ビット(2 進数) を格納するデータ ストレージ要素として使用されます。2 つの状態のうちの 1 つは「1」を表し、もう 1 つは「0」を表します。このようなデータ ストレージは状態の格納に使用でき、このような回路は電子工学ではシーケンシャル ロジックと呼ばれます。有限状態マシンで使用する場合、出力と次の状態は、現在の入力だけでなく、現在の状態 (つまり、以前の入力) にも依存します。また、パルスのカウントや、可変タイミングの入力信号を何らかの基準タイミング信号に同期させるためにも使用できます。

フリップフロップという用語は、歴史的には、ゲートを使用して1ビットのデータを格納するレベルトリガー（非同期、透過、または不透明）およびエッジトリガー（同期、またはクロック）回路の両方を総称して指してきました。^{[1]現代の著者は、}フリップフロップという用語をエッジトリガーのストレージ要素専用に、ラッチをレベルトリガーのストレージ要素専用に使用しています。^{[2] [3]}曖昧さを避けるために、「エッジトリガー」および「レベルトリガー」という用語が使用される場合があります。^[4]

レベルトリガーラッチが有効になると透過的になりますが、エッジトリガーフリップフロップの出力はクロックエッジ（正方向または負方向）でのみ変化します。

さまざまな種類のフリップフロップとラッチが集積回路として提供されており、通常はチップごとに複数の要素があります。たとえば、74HC75は7400 シリーズの 4 重透過ラッチです。

最初の電子ラッチは、1918年にイギリスの物理学者ウィリアム・エクルズとFWジョーダンによって発明されました。^{[5] [6]当初は}エクルズ・ジョーダン・トリガー回路と呼ばれ、2つの能動素子（真空管）で構成されていました。^{[7]この設計は1943年のイギリスの}暗号解読コンピュータ「コロッサス」で使用され、 ^{[8]このような回路とそのトランジスタバージョンは、}集積回路の導入後もコンピュータで一般的でしたが、現在では論理ゲートで作られたラッチやフリップフロップも一般的です。^{[9] [10]初期のラッチは、トリガー回路や}マルチバイブレータなどと呼ばれていました。

米国ジェット推進研究所のエンジニアであるPLリンドリーによると、以下に詳述するフリップフロップのタイプ（SR、D、T、JK）は、1954年にモンゴメリー・フィスターがUCLAでコンピュータ設計の講義で初めて議論し、その後彼の著書「デジタルコンピュータの論理的設計」に登場した。^{[11] [12]}リンドリーは当時、ヒューズ・エアクラフト社でエルドレッド・ネルソンの下で働いていた。ネルソンは、両方の入力がオン（論理「1」）のときに状態が変わるフリップフロップにJKという用語を作り出した。その他の名前はフィスターが作ったものである。これらは、以下に示す定義の一部とは少し異なる。リンドリーは、ヒューズ・エアクラフト社で働いていたときにこの用語を作り出したエルドレッド・ネルソンからJKフリップフロップの話を聞いたと説明している。当時ヒューズで使用されていたフリップフロップはすべて、JKとして知られるようになったタイプであった。論理システムを設計する際に、ネルソンはフリップフロップの入力に次のように文字を割り当てました。#1: AとB、#2: CとD、#3: EとF、#4: GとH、#5: JとK。ネルソンは1953年に提出した特許出願で「j入力」と「k入力」という表記を使用しました。 ^[13]

透過ラッチまたは非同期ラッチは、交差結合された反転素子の 1 組を中心に構築できます。実際の回路では、真空管、バイポーラ トランジスタ、電界効果トランジスタ、インバータ、反転論理ゲートなどが使用されています。

クロック フリップフロップは同期システム用に特別に設計されており、このようなデバイスは専用のクロック信号 (クロッキング、パルシング、またはストローブと呼ばれる) の遷移時以外は入力を無視します。クロッキングにより、フリップフロップは遷移時の入力信号の値に基づいて出力信号を変更または保持します。一部のフリップフロップはクロックの立ち上がりエッジで出力を変更し、その他のフリップフロップは立ち下がりエッジで出力を変更します。

基本的な増幅段は反転型なので、2 つの段を連続して (カスケード接続して) 接続して、必要な非反転増幅器を形成できます。この構成では、各増幅器は、他の反転増幅器のアクティブ反転フィードバック ネットワークと見なすことができます。したがって、回路図は通常、対称クロス結合ペアとして描かれますが、2 つの段は非反転ループに接続されます (両方の図は、Eccles -Jordan 特許で最初に紹介されました)。

フリップフロップとラッチは、SR (「セット リセット」)、D (「データ」)、T (「トグル」)、JK (上記の履歴セクションを参照) という一般的なタイプに分類できます。特定のタイプの動作は、入力信号や現在の出力に基づいて「次の」出力 ( Q _next ) を導出する特性方程式によって説明できます。 ${\displaystyle Q}$

静的ゲートをビルディング ブロックとして使用する場合、最も基本的なラッチは非同期セット リセット (SR) ラッチです。

2つの入力SとRは、S=1とR=0の組み合わせを使用して内部状態を1に設定し、S=0とR=1の組み合わせを使用して内部状態を0にリセットすることができます。^{[注 1]}

SR ラッチは、クロスカップルされたNORまたはNAND ロジック ゲートのペアから構成できます。格納されたビットは、Q でマークされた出力に表示されます。

NAND、NOR、AND、OR を制御された操作と考えると便利です。制御された操作では、1 つの入力が制御入力セットとして選択され、もう 1 つのビットが制御の状態に応じて処理される入力として選択されます。次に、これらすべてのゲートには、入力 (x) を無視して定数値を出力する 1 つの制御値があり、もう 1 つの制御値は入力を通過させます (補完される場合もあります)。

${\displaystyle {\begin{aligned}NAND(x,0)&=1&NAND(x,1)&={\bar {x}}\\NOR(x,0)&={\bar {x}}&NOR(x,1)&=0\\AND(x,0)&=0&AND(x,1)&={x}\\OR(x,0)&=x&OR(x,1)&=1\\\end{aligned}}}$

基本的に、これらはすべて、特定の値を設定するか、入力値を通過させるスイッチとして使用できます。

SR NOR ラッチは、図に示すように、各 NOR の出力が他の NOR の 1 つの入力にもファンアウトされる 2 つの並列 NOR ゲートで構成されています。これらの出力から入力への接続をフィードバック入力、または単にフィードバックと呼びます。残りの入力は、上で説明したように制御入力として使用します。この時点ではすべてが対称であるため、出力がどの入力に接続されているかは問題ではないことに注意してください。ここで、残りの制御入力のどれをセットおよびリセットにするか選択して対称性を破り、セット制御付きの NOR ゲートを「セット NOR」、リセット制御付きの NOR を「リセット NOR」と呼ぶことができます。図では、セット NOR が下にあり、リセット NOR が上にあります。リセット NOR の出力は格納されたビット Q になり、セット NOR の出力にはその補数Q が格納されます。

SR NOR ラッチの動作を導き出すには、S と R を制御入力として考え、上記の式から、制御 1 によるセットおよびリセット NOR は出力を 0 に固定し、制御 0 によるセットおよびリセット NOR は NOT ゲートとして機能することを覚えておいてください。これにより、SR ラッチの動作を単純な条件として導き出すことができるようになりました (たとえば、各行に値を割り当てて、それらがどのように伝播するかを確認する代わりに)。

• R と S は両方ともゼロですが、R NOR と S NOR は両方とも、出力の補数となるフィードバックを単純に課します。これは、出力が互いの補数である限り満たされます。したがって、出力 Q とQ は、 Q=0 でも Q=1 でも、一定の状態に維持されます。
• S=1 で R=0 の場合、セット NOR はQ =0 を固定し、リセット NOR は適応して Q=1 に設定します。S がゼロに戻されると、値は上記のように維持されます。
• 同様に、R=1 で S=0 の場合、リセット NOR は Q=0 を固定しますが、セット NOR はQ =1 に適応します。R が 0 に戻されると、再び状態が維持されます。
• R=S=1 の場合、NOR は両方の出力を 0 に固定しますが、これは補完値を格納する有効な状態ではありません。

注: X は「 don't care 」を意味します。つまり、0 または 1 のいずれかが有効な値です。

R = S = 1 の組み合わせは、両方の NOR ゲートがゼロを出力するため、論理方程式 Q = not Qが破られるため、制限された組み合わせまたは禁止状態と呼ばれます。この組み合わせは、両方の入力が同時に低くなる可能性がある回路 (つまり、制限からホールドへの遷移)にも不適切です。出力は準安定状態のままになる可能性があり、ゲート間の伝播時間の関係に応じて最終的に 1 または 0 でロックされる可能性があります (競合状態)。

(S, R) = (1, 1)制限された組み合わせを克服するには、制限されていない組み合わせの 1 つに 変換するゲートを入力に追加することができます。次のようになります。

• Q = 1 (1, 0) – S（優勢）ラッチと呼ばれる
• Q = 0 (0, 1) – R（優勢）ラッチと呼ばれる

これはほぼすべてのプログラマブル ロジック コントローラで実行されます。

• ホールド状態（0, 0） – Eラッチと呼ばれる

あるいは、制限された組み合わせを使用して出力を切り替えることもできます。その結果、JK ラッチが生成されます。

SR ラッチの特性方程式は次のとおりです。

${\displaystyle Q_{\text{next}}={\bar {R}}Q+{\bar {R}}S}$または^[14]${\displaystyle Q_{\text{next}}={\bar {R}}(Q+S).}$

ここで、A + B は (A または B) を意味し、AB は (A かつ B) を意味します。

別の表現は次のとおりです。

${\displaystyle Q_{\text{next}}=S+{\bar {R}}Q}$^[15]と${\displaystyle SR=0}$

以下に示す回路は、基本的な NAND ラッチです。入力は通常、それぞれセットとリセットを表すSとR で表されます。ラッチ動作に影響を与えないようにするには、NAND 入力は通常ロジック 1 でなければならないため、この回路では入力は反転されている (またはアクティブ ロー) と見なされます。

この回路は、SR NOR と同じフィードバックを使用しますが、NOR ゲートを NAND ゲートに置き換えて、制御入力信号が変更された後でも論理状態を「記憶」して保持します。ここでも、1 制御の NAND は常に 0 を出力し、0 制御の NAND は NOT ゲートとして機能することを思い出してください。S 入力と R 入力の両方がハイの場合、フィードバックによって Q 出力が前の状態に維持されます。どちらかがゼロの場合、出力ビットは 0 に固定され、もう一方は補数に適応します。S=R=0 は無効な状態を生成します。

教育の観点から見ると、クロスカップリングされたコンポーネント (トランジスタ、ゲート、チューブなど) のペアとして描かれた SR ラッチは、初心者には理解しにくいことがよくあります。教育的に簡単な説明は、ラッチをクロスカップリングではなく単一のフィードバック ループとして描くことです。以下は、 1 つの反転入力を持つANDゲートとORゲートで構築された SR ラッチです。インバータはラッチ機能に必要ではなく、両方の入力をハイアクティブにするために必要なことに注意してください。

SR AND-OR ラッチには、S = 1、R = 1 が明確に定義されているという利点があることに注意してください。上記のバージョンの SR AND-OR ラッチでは、R 信号が S 信号よりも優先されます。S を R より優先する必要がある場合は、出力 Q を AND ゲートの出力ではなく OR ゲートの出力に接続することでこれを実現できます。

SR AND-OR ラッチは、両方のゲートを個別に説明できるため、理解が簡単です。これも、上記の AND と OR の制御ビューで説明できます。S も R も設定されていない場合、OR ゲートと AND ゲートの両方が「ホールド モード」になります。つまり、入力を通過させ、出力はフィードバック ループからの入力になります。入力 S = 1 の場合、OR ゲートはフィードバック ループからの他の入力に関係なく 1 を出力します (「セット モード」)。入力 R = 1 の場合、AND ゲートはフィードバック ループからの他の入力に関係なく 0 を出力します (「リセット モード」)。また、AND ゲートは OR ゲートの出力を入力として受け取るため、R は S よりも優先されます。クロスカップル ゲートとして描かれたラッチは、1 つのゲートの動作が他のゲートと絡み合っているように見えるため、直感的ではない場合があります。標準の NOR または NAND ラッチもフィードバック ループで再描画できますが、その場合、フィードバック ループはフィードバック ループ全体を通じて同じ信号値を示しません。ただし、SR AND-OR ラッチには、反転した Q 出力が必要な場合に追加のインバータが必要になるという欠点があります。

SR AND-OR ラッチは、論理変換を使用して SR NOR ラッチに変換できることに注意してください。OR ゲートの出力と AND ゲートの 2 番目の入力を反転し、反転した Q 出力をこれら 2 つの追加インバータ間に接続します。両方の入力が反転した AND ゲートは、ド・モルガンの法則に従って NOR ゲートと同等になります。

JK ラッチは、JK フリップフロップよりも使用頻度がはるかに低くなります。JK ラッチは次の状態表に従います。

したがって、JKラッチは、11の入力組み合わせが渡されると出力をトグル（0と1の間で振動）するように作られたSRラッチです。 ^[16] JKフリップフロップとは異なり、JKラッチの11入力組み合わせは、トグルを指示するクロックがないため、あまり役に立ちません。^[17]

ラッチは透過的になるように設計されています。つまり、入力信号が変化すると、出力が即座に変化します。透過的なラッチにロジックを追加して、別の入力 (「有効」入力) がアサートされていないときに非透過的または不透明にすることができます。複数の透過的なラッチが連続する場合、それらがすべて同時に透過的であれば、信号はそれらすべてに伝わります。ただし、透過性の高いラッチの後に透過性の低いラッチが続くと (またはその逆)、状態と出力はクロック エッジでのみ変化し、マスター スレーブ フリップフロップと呼ばれるものが形成されます。

ゲート付き SR ラッチは、反転 SR ラッチに 2 番目のレベルの NAND ゲートを追加することで作成できます。追加の NAND ゲートは入力をさらに反転するため、SRラッチはゲート付き SR ラッチになります( SR ラッチは反転されたイネーブルを持つゲート付きSRラッチに変換されます)。

あるいは、SR ラッチに第 2 レベルの AND ゲートを追加することで、ゲート付き SR ラッチ(非反転イネーブル付き) を作成できます。

E がハイ（有効が真）の場合、信号は入力ゲートを通過してカプセル化されたラッチに到達します。(0, 0) = ホールドを除くすべての信号の組み合わせは、 (Q, Q ) 出力で直ちに再現されます。つまり、ラッチは透過的です。

E が低い場合 ( enable がfalse)、ラッチは閉じられ (不透明)、E が最後に高かったときの状態のままになります。

周期的なイネーブル入力信号は、書き込みストローブと呼ばれることがあります。イネーブル入力がクロック信号の場合、ラッチは、以下のフリップフロップのような エッジセンシティブではなく、レベルセンシティブ（クロック信号のレベルに対して）であると言われます。

このラッチは、ゲート SR ラッチの 2 つのアクティブな入力の組み合わせ (01 と 10) において、R が S の補数であるという事実を利用しています。入力 NAND ステージは、データ入力信号を反転することにより、2 つの D 入力状態 (0 と 1) を次のSRラッチのこれらの 2 つの入力の組み合わせに変換します。イネーブル信号が低状態の場合、非アクティブな "11" の組み合わせが生成されます。したがって、ゲート D ラッチは、1 入力同期 SR ラッチと見なすことができます。この構成では、制限された入力の組み合わせが適用されません。これは、透過ラッチ、データ ラッチ、または単にゲート ラッチとも呼ばれます。データ入力とイネーブル信号 (クロック、または制御と呼ばれることもあります)があります。透過という語は、イネーブル入力がオンの場合、信号が入力 D から出力 Q まで回路を直接伝搬するという事実に由来しています。ゲート D ラッチは、クロックまたはイネーブル信号のレベルに対して レベル センシティブでもあります。

透過ラッチは通常、I/O ポートとして、または非同期システム、または同期 2 相システム ( 2 相クロックを使用する同期システム) で使用され、異なるクロック位相で動作する 2 つのラッチによって、マスター スレーブ フリップフロップのようなデータの透過性が防止されます。

以下の真理値表は、enable/c lock 入力が 0 の場合、D 入力は出力に影響を与えないことを示しています。E / Cがハイの場合、出力は D と等しくなります。

• 
  SR NANDラッチに基づくゲートDラッチ
• 
  SR NORラッチに基づくゲートDラッチ
• 
  アニメーション化されたゲート D ラッチ。黒と白はそれぞれ論理「1」と「0」を意味します。

  1. D = 1、E = 1: セット
  2. D = 1、E = 0: ホールド
  3. D = 0、E = 0: ホールド
  4. D = 0、E = 1: リセット
• 
  パストランジスタロジックのゲートDラッチ。CD4042やCD74HC75集積回路のものに類似している。

古典的なゲートラッチ設計には、いくつかの望ましくない特性があります。^[18]デュアルレールロジックまたはインバータが必要です。入力から出力への伝播には、最大3ゲート遅延かかる場合があります。入力から出力への伝播は一定ではなく、出力によっては2ゲート遅延かかるものもあれば、3ゲート遅延かかるものもあります。

設計者は代替案を探した。^[19]成功した代替案は Earle ラッチである。これは単一のデータ入力のみを必要とし、その出力には一定の 2 ゲート遅延がかかる。さらに、Earle ラッチの 2 つのゲート レベルは、場合によっては、ラッチを駆動する回路の最後の 2 つのゲート レベルとマージできる。これは、多くの一般的な計算回路が最後の 2 つのレベルとして OR 層とそれに続く AND 層を持っているためである。ラッチ機能をマージすると、追加のゲート遅延なしでラッチを実装できる。^[18]マージはパイプライン コンピュータの設計でよく利用されており、実際、元々は John G. Earle によってIBM System/360 Model 91でその目的で使用するために開発された。^[20]

Earleラッチはハザードフリーです。^[21]中央のNANDゲートを省略すると、ロジックが少なくて済むため一般的に使用されている極性保持ラッチが得られます。 ^{[21] [22]}しかし、これはロジックハザードの影響を受けやすいです。意図的にクロック信号を歪ませることで、ハザードを回避できます。^[22]

• 
  Earleラッチは補完的なイネーブル入力を使用します: イネーブルアクティブロー(E_L)とイネーブルアクティブハイ(E_H)
• 
  アニメーション化された Earle ラッチ。黒と白はそれぞれ論理「1」と「0」を意味します。

  1. D = 1、E_H = 1: 設定
  2. D = 0、E_H = 1: リセット
  3. D = 1、E_H = 0: ホールド

Dフリップフロップは広く使用されており、「データ」フリップフロップとして知られています。Dフリップフロップは、クロックサイクルの特定の部分（クロックの立ち上がりエッジなど）でD入力の値をキャプチャします。そのキャプチャされた値がQ出力になります。他の時間では、出力Qは変化しません。^{[23] [24]} Dフリップフロップは、メモリセル、ゼロ次ホールド、または遅延線として見ることができます。^[25]

真理値表:

（Xはドントケア条件を示し、信号が無関係であることを意味します）

IC 内のほとんどの D 型フリップフロップは、SR フリップフロップと同様に、セットまたはリセット状態 (D およびクロック入力を無視) に強制する機能を備えています。通常、D 型フリップフロップでは、不正な S = R = 1 条件が解決されます。S = R = 0 に設定すると、フリップフロップは上記のように動作します。その他の可能な S および R 構成の真理値表を次に示します。

これらのフリップフロップは、多くの電子デバイスに不可欠な部分であるシフトレジスタの基礎となるため、非常に便利です。D フリップフロップが D タイプの「透過ラッチ」よりも優れている点は、D 入力ピンの信号がフリップフロップがクロックされた瞬間にキャプチャされ、D 入力のその後の変化は次のクロックイベントまで無視されることです。例外として、一部のフリップフロップには「リセット」信号入力があり、Q をリセット (ゼロに) し、クロックと非同期または同期することができます。

上記の回路は、クロックのアクティブな遷移ごとにレジスタの内容を 1 ビット分右にシフトします。入力 X は左端のビット位置にシフトされます。

この回路^[26]は、SR NAND ラッチによって実装された 2 つのステージで構成されています。入力ステージ (左側の 2 つのラッチ) は、出力ステージ (右側の 1 つのラッチ) への正しい入力信号を確保するために、クロック信号とデータ信号を処理します。クロックが低い場合、データ入力に関係なく、入力ステージの両方の出力信号が高くなります。出力ラッチは影響を受けず、前の状態を保存します。クロック信号が低から高に変化すると、出力電圧の 1 つだけ (データ信号によって異なります) が低くなり、出力ラッチをセット/リセットします。D = 0 の場合は、下の出力が低くなり、D = 1 の場合は、上の出力が低くなります。クロック信号が引き続き高いままの場合、出力はデータ入力に関係なく状態を維持し、クロックが高い間は (出力ステージの) 入力論理 0 がアクティブのままであるため、出力ラッチを対応する状態に維持します。したがって、出力ラッチの役割は、クロックが低い間のみデータを保存することです。

この回路はゲート付き D ラッチと密接に関連しており、両方の回路とも、データ入力信号を反転して、2 つの D 入力状態 (0 と 1) を出力SRラッチの 2 つの入力組み合わせ (01 と 10) に変換します (両方の回路とも、単一の D 信号を 2 つの相補的なS信号とR信号に分割します)。違いは、ゲート付き D ラッチでは NAND 論理ゲートが使用され、ポジティブ エッジ トリガー D フリップフロップではSR NAND ラッチが使用されることです。これらのラッチの役割は、低電圧 (論理ゼロ) を生成するアクティブ出力を「ロック」することです。したがって、ポジティブ エッジ トリガー D フリップフロップは、ラッチ付き入力ゲートを備えたゲート付き D ラッチと考えることもできます。

マスタースレーブ D フリップフロップは、2 つのゲート付き D ラッチを直列に接続し、そのうちの 1 つへのイネーブル入力を反転することで作成されます。マスター ラッチがスレーブ ラッチの出力値 Q を制御し、スレーブ ラッチがイネーブルになっているときは常にスレーブ ラッチにその値を保持するように強制するため、マスタースレーブと呼ばれます。スレーブ ラッチは常にマスター ラッチから新しい値をコピーし、マスター ラッチとクロック信号の値の変化に応じてのみ値を変更します。

正エッジ トリガー マスター スレーブ D フリップフロップの場合、クロック信号がロー (論理 0) のとき、最初のまたは「マスター」D ラッチ (反転クロック信号) の「有効」はハイ (論理 1) になります。これにより、「マスター」ラッチはクロック信号がローからハイに遷移したときに入力値を保存できます。クロック信号がハイ (0 から 1) になると、最初のラッチの反転された「有効」はロー (1 から 0) になり、マスター ラッチへの入力で見られる値は「ロック」されます。ほぼ同時に、2 番目または「スレーブ」D ラッチの 2 度反転された「有効」は、クロック信号とともにローからハイ (0 から 1) に遷移します。これにより、現在「ロック」されているマスター ラッチによってクロックの立ち上がりエッジでキャプチャされた信号は、「スレーブ」ラッチを通過できます。クロック信号がロー (1 から 0) に戻ると、「スレーブ」ラッチの出力は「ロック」され、クロックの最後の立ち上がりエッジで確認された値が保持され、「マスター」ラッチは次の立ち上がりクロックエッジに備えて新しい値の受け入れを開始します。

回路の一番左のインバーターを削除すると、クロック信号の 立ち下がりエッジでストローブする D 型フリップフロップが作成されます。これは、次のような真理値表になります。

クロックの立ち上がりエッジと立ち下がりエッジで新しい値を読み取るフリップフロップは、デュアルエッジ トリガー フリップフロップと呼ばれます。このようなフリップフロップは、2 つのシングルエッジ トリガー D タイプ フリップフロップとマルチプレクサを使用して構築するか、2 つのシングルエッジ トリガー D タイプ フリップフロップと 3 つの XOR ゲートを使用して構築できます。

D フリップフロップの効率的な機能的代替品は、十分な頻度でクロックされる限り、ダイナミック回路 (情報が容量に保存される) で作成できます。真のフリップフロップではありませんが、機能的役割からフリップフロップと呼ばれます。マスター スレーブ D 要素はクロックのエッジでトリガーされますが、そのコンポーネントはそれぞれクロック レベルによってトリガーされます。真のフリップフロップではないにもかかわらず「エッジ トリガー D フリップフロップ」と呼ばれるこのフリップフロップには、マスター スレーブの特性はありません。

エッジ トリガー D フリップフロップは、ダイナミック ロジックを使用した統合高速操作で実装されることがよくあります。つまり、デバイスが遷移していない間は、デジタル出力がデバイスの寄生容量に保存されます。この設計では、1 つまたは複数の内部ノードを放電するだけでリセットできます。一般的なダイナミック フリップフロップの種類は、真のシングル フェーズ クロック (TSPC) タイプで、これはフリップフロップ操作をほとんど電力を使わずに高速で実行します。ただし、ダイナミック フリップフロップは通常、静的または低クロック速度では動作しません。十分な時間があれば、リーク パスによって寄生容量が十分に放電され、フリップフロップが無効な状態になることがあります。

T 入力がハイの場合、クロック入力がストローブされるたびに T フリップフロップの状態が変わります (「トグル」)。T 入力がローの場合、フリップフロップは前の値を保持します。この動作は、特性方程式で説明されます。

${\displaystyle Q_{\text{next}}=T\oplus Q=T{\overline {Q}}+{\overline {T}}Q}$( XOR演算子の展開)

真理値表で記述することができます。

T がハイに保持されると、トグル フリップフロップはクロック周波数を 2 で分割します。つまり、クロック周波数が 4 MHz の場合、フリップフロップから得られる出力周波数は 2 MHz になります。この「分割」機能は、さまざまなタイプのデジタルカウンターで使用されます。AT フリップフロップは、JK フリップフロップ (J ピンと K ピンが接続され、T として機能します) または D フリップフロップ (T 入力 XOR と Q が_前の値でD 入力を駆動します) を使用して構築することもできます。

JK フリップフロップは、J = K = 1 状態を「フリップ」またはトグル コマンドとして解釈することで、SR フリップフロップの動作 (J: セット、K: リセット) を拡張します。具体的には、J = 1、K = 0 の組み合わせはフリップフロップを設定するコマンドです。J = 0、K = 1 の組み合わせはフリップフロップをリセットするコマンドです。J = K = 1 の組み合わせはフリップフロップをトグルする、つまり出力を現在の値の論理補数に変更するコマンドです。J = K = 0 に設定すると、現在の状態が維持されます。D フリップフロップを合成するには、K を J の補数に設定するだけです (入力 J は入力 D として機能します)。同様に、T フリップフロップを合成するには、K を J に設定します。したがって、JK フリップフロップは、SR フリップフロップ、D フリップフロップ、または T フリップフロップとして機能するように構成できるため、汎用フリップフロップです。

JK フリップフロップの特性方程式は次のとおりです。

${\displaystyle Q_{\text{next}}=J{\overline {Q}}+{\overline {K}}Q}$

対応する真理値表は次のようになります。

クロックの立ち上がりエッジ周辺の期間、つまりアパーチャと呼ばれる期間、入力は一定に保たれなければなりません。スイレンの葉の上でカエルの写真を撮ることを想像してください。^[28]次にカエルが水に飛び込むとします。カエルが水に飛び込む瞬間の写真を撮ると、カエルが水に飛び込むぼやけた写真になります。カエルがどの状態にあったかはわかりません。しかし、カエルがパッドの上にしっかりと座っている（または水中にしっかりといる）間に写真を撮ると、鮮明な写真が撮れます。同様に、フリップフロップへの入力は、フリップフロップの アパーチャの間は一定に保たれなければなりません。

セットアップ時間とは、クロックによってデータが確実にサンプリングされるように、クロック イベント の前にデータ入力が安定して保持される必要がある最小時間です。

ホールド時間とは、クロックによってデータが確実にサンプリングされるように、クロック イベント 後にデータ入力が安定して保持される最小時間です。

アパーチャはセットアップ時間とホールド時間の合計です。データ入力はこの期間中一定に保たれなければなりません。^[28]

回復時間とは、データがクロックによって確実にサンプリングされるように、クロック イベントの前に非同期セットまたはリセット入力が非アクティブになる必要がある最小時間です。非同期セットまたはリセット入力の回復時間は、データ入力のセットアップ時間とほぼ同じです。

除去時間とは、データがクロックによって確実にサンプリングされるように、クロック イベント後に非同期セットまたはリセット入力が非アクティブになる必要がある最小時間です。非同期セットまたはリセット入力の除去時間は、データ入力のホールド時間とほぼ同じです。

非同期入力 (セット、リセット) に適用される短いインパルスは、回復除去期間内に完全に適用しないでください。そうしないと、フリップフロップが適切な状態に遷移するかどうかがまったく不明になります。別のケースでは、非同期信号が回復/除去時間の間に 1 つの遷移を行うだけで、最終的にフリップフロップは適切な状態に遷移しますが、同期入力信号に応じて、非常に短いグリッチが出力に現れる場合と現れない場合があります。この 2 番目の状況は、回路設計に重要な意味を持つ場合とそうでない場合があります。

セット信号とリセット信号（およびその他の信号）は同期または非同期のいずれかであるため、セットアップ/ホールド時間または回復/削除時間のいずれかで特徴付けられ、同期性はフリップフロップの設計に大きく依存します。

大規模な回路のタイミングを検証する場合、非同期信号は同期信号よりも重要度が低いことがわかっているため、セットアップ/ホールド時間と回復/除去時間を区別することがしばしば必要になります。この区別により、回路設計者はこれらの種類の信号の検証条件を個別に定義できるようになります。

フリップフロップは、データとクロック、クロックとリセットなどの2つの入力がほぼ同時に変化しているときに発生する可能性があるメタスタビリティと呼ばれる問題の影響を受けます。適切なタイミング制約内で順序が明確でない場合、結果として出力は予測できない動作をする可能性があります。つまり、いずれかの状態に落ち着くまでに通常よりも何倍も長い時間がかかったり、落ち着く前に何度も振動したりすることがあります。理論的には、落ち着くまでの時間は制限されていません。コンピュータシステムでは、このメタスタビリティにより、別の回路がその値を使用する前に状態が安定していない場合、データの破損やプログラムのクラッシュが発生する可能性があります。特に、2つの異なる論理パスがフリップフロップの出力を使用する場合、安定した状態に解決されていないときに、一方のパスはそれを0と解釈し、もう一方のパスは1と解釈し、マシンを矛盾した状態にする可能性があります。^[29]

フリップフロップのメタスタビリティは、クロックパルスの前後の指定された期間、データと制御入力が有効かつ一定に保たれるようにすることで回避できます。この期間はそれぞれセットアップ時間(t _su ) とホールド時間(t _h ) と呼ばれます。これらの時間はデバイスのデータシートに指定されており、最新のデバイスでは通常、数ナノ秒から数百ピコ秒の間です。フリップフロップの内部構成によっては、セットアップ時間またはホールド時間の要件がゼロ (または負) のデバイスを構築できますが、両方を同時に満たすことはできません。

残念ながら、セットアップとホールドの基準を常に満たすことができるとは限りません。これは、フリップフロップが、設計者の制御外でいつでも変化する可能性があるリアルタイム信号に接続されている場合があるためです。この場合、設計者ができる最善のことは、回路に要求される信頼性に応じて、エラーの確率を一定のレベルまで下げることです。メタスタビリティを抑制する 1 つの手法は、2 つ以上のフリップフロップをチェーンで接続し、各フリップフロップの出力が次のフリップフロップのデータ入力に供給され、すべてのデバイスが共通のクロックを共有するようにすることです。この方法を使用すると、メタスタビリティ イベントの確率を無視できる値まで下げることができますが、ゼロにすることはできません。直列に接続されたフリップフロップの数が増えると、メタスタビリティの確率はゼロに近づきます。カスケード接続されるフリップフロップの数は「ランク付け」と呼ばれ、「デュアルランク」フリップフロップ (直列の 2 つのフリップフロップ) は一般的な状況です。

いわゆるメタステーブル耐性フリップフロップは、セットアップ時間とホールド時間を可能な限り短縮することで機能しますが、それでも問題を完全に排除することはできません。これは、メタステーブルが単なる回路設計の問題ではないためです。クロックとデータの遷移が時間的に近接している場合、フリップフロップはどちらのイベントが最初に発生したかを判断する必要があります。デバイスがどれだけ高速に製造されていても、入力イベントがあまりにも近接しているため、どちらが最初に発生したかを検出できない可能性が常にあります。したがって、完全にメタステーブル耐性のあるフリップフロップを構築することは論理的に不可能です。フリップフロップは、最大セトリング時間 (指定された条件下でメタステーブルのままになる最大時間) で特性評価されることがあります。この場合、最大許容メタステーブル時間よりも遅いクロックのデュアルランク フリップフロップは、非同期 (外部など) 信号を適切に調整します。

フリップフロップのもう 1 つの重要なタイミング値は、クロックから出力までの遅延 (データシートの一般的な記号: t _CO ) または伝播遅延(t _P ) です。これは、クロック エッジ後にフリップフロップが出力を変更するのにかかる時間です。高から低への遷移時間 (t _PHL ) は、低から高への遷移時間 (t _PLH ) と異なる場合があります。

同じクロックを共有するフリップフロップをカスケード接続する場合 (シフトレジスタなど)、前のフリップフロップのt _{COが次のフリップフロップのホールド時間 (t h} ) よりも長いことを確認することが重要です。これにより、後続のフリップフロップの入力にあるデータが、クロックのアクティブエッジに続いて適切に「シフトイン」されます。フリップフロップが物理的に同一である場合、通常、この t _COと t _{hの関係は保証されます。さらに、正しく動作させるには、クロック周期が t su}  + t _{h の}合計よりも大きくなければならないことは簡単に確認できます。

フリップフロップは、少なくとも2つの方法で一般化できます。1-of-2ではなく1-of-Nにすることと、2つ以上の状態を持つロジックに適応させることです。1-of-3エンコーディング、または多値3値ロジックの特殊なケースでは、このような要素はフリップフラップフロップと呼ばれることがあります。^[30]

従来のフリップフロップでは、2つの相補出力のうち正確に1つがハイになります。これは、N個の出力のうち正確に1つがハイになる（または、N個のうち正確に1つがローになる）メモリ要素に一般化できます。したがって、出力は常に1ホット（または1コールド）表現になります。構造は従来のクロスカップルドフリップフロップに似ています。各出力がハイになると、他のすべての出力が抑制されます。^[31]または、より多くのまたはより一般的なフリップフロップを出力ごとに1つ使用し、一度に1つだけが真になるように追加の回路を追加することもできます。^[32]

従来のフリップフロップのもう一つの一般化は、多値ロジック用のメモリ要素である。この場合、メモリ要素は制御入力が変化を誘発するまで、正確に1つのロジック状態を保持する。^[33]さらに、多値クロックも使用でき、新しいクロック遷移が可能になります。^[34]

• ラッチングリレー
• パルス遷移検出器
• サンプルアンドホールド
• シュミットトリガー
• 静的ランダムアクセスメモリ

• FlipFlop Hierarchy Archived 2015-04-08 at the Wayback Machineでは、インタラクティブなフリップフロップ回路を示しています。
• JK フリップフロップ
• Shirriff, Ken (2022 年 8 月)。「X 線 CT スキャンによる 1960 年代のハイブリッド フリップフロップ モジュールのリバース エンジニアリング」。