XORゲート

XOR ゲート( EORまたはEXORとも呼ばれ、 Exclusive ORと発音される) は、真の入力の数が奇数の場合に真 (1 または HIGH) を出力するデジタルロジック ゲートです。XOR ゲートは、数学的論理の排他的論理和( ) を実装します。つまり、ゲートへの入力の 1 つだけが真の場合に真が出力されます。両方の入力が偽 (0/LOW) または両方とも真の場合は、偽が出力されます。XOR は不等式関数を表します。つまり、入力が同じでない場合は出力が真で、そうでない場合は出力が偽です。XOR を覚える方法は、「どちらか一方が必要で、両方は不要」です。 ${\displaystyle \nleftrightarrow}$

XORゲートは「プログラム可能なインバータ」として機能し、一方の入力がもう一方の入力を反転するか、そのままそのまま通過させるかを決定します。したがって、スイッチによってアクティブ化または非アクティブ化できるインバータ（NOTゲート）として機能します。^{[1] [2]}

XORは2を法とする加算とも考えられます。そのため、XORゲートはコンピュータで2進加算を実装するために使用されます。半加算器はXORゲートとANDゲートで構成されます。このゲートは減算器やコンパレータにも使用されます。^[3]

代数式or またはor allは、入力 AとBを持つ XOR ゲートを表します。XOR の動作は、右側の 真理値表にまとめられています。${\displaystyle A\cdot {\overline {B}}+{\overline {A}}\cdot B}$${\displaystyle (A+B)\cdot ({\overline {A}}+{\overline {B}})}$${\displaystyle (A+B)\cdot {\overline {(A\cdot B)}}}$${\displaystyle A\oplus B}$

XOR ゲートには、従来の ANSI および DIN シンボルとIECシンボルの 3 つの回路図シンボルがあります。場合によっては、DIN シンボルは ≢ ではなく ⊕ と共に使用されます。詳細については、 「ロジック ゲート シンボル」を参照してください。

IEC シンボルの「= 1」は、出力が 1 つのアクティブ入力によってのみアクティブ化されることを示します。

論理記号⊕、J pq、および ⊻ は、代数式で XOR 演算を表すために使用できます。

C 系言語では、ビット単位の XOR を表すためにキャレット記号を使用します^。(記号が似ているにもかかわらず、これらの言語ではキャレットは論理積(AND) を表していないことに注意してください。)

XOR ゲートは、MOSFET回路を使用して実装されるのが最も一般的です。これらの実装には次のようなものがあります。

XORゲートはAND-OR-Invert（ AOI）またはOR-AND-Invert（OAI）ロジックを使用して実装できます。 ^[4]

• 
  2-1 AOI ゲートを使用する XOR ゲート。
• 
  2-2 OAI ゲートと否定入力を使用する XOR ゲート。

上記の AOI ロジックに対応する XOR ゲートの 金属酸化膜半導体 ( CMOS ) 実装を以下に示します。

左側では、nMOSトランジスタとpMOSトランジスタは、入力ペアとがそれぞれ左上の2つのpMOSトランジスタまたは右上の2つのpMOSトランジスタをアクティブにし、Vddを出力に接続してロジックハイになるように配置されています。残りの入力ペアとが、下部の2つのnMOSパスのそれぞれをVssに接続してロジックローになるようにアクティブにします。^[5]${\displaystyle A\cdot {\overline {B}}}$${\displaystyle {\overline {A}}\cdot B}$${\displaystyle A\cdot B}$${\displaystyle {\overline {A}}\cdot {\overline {B}}}$

反転入力（たとえばフリップフロップからの入力）が利用可能な場合は、このゲートを直接使用できます。それ以外の場合は、 と を生成するために、それぞれ 2 つのトランジスタを備えた 2 つのインバータが追加で必要となり、トランジスタの総数は 12 になります。 ${\displaystyle {\overline {A}}}$${\displaystyle {\overline {B}}}$

反転入力のないAOIの実装は、例えばIntel 386 CPUで使用されています。^[6]

• 
  CMOS XORゲートの例
• 
  AOI-Logicを使用したCMOS XORゲート

XOR ゲートは、パス トランジスタ ロジックを備えたトランスミッション ゲートを使用して実装することもできます。

この実装では、図には示されていない 2 つのトランスミッション ゲートと 2 つのインバータを使用して、合計 8 つのトランジスタを生成します。これは、以前の設計よりも 4 つ少ないものです。XOR 機能は、B がハイのときに A の反転値を出力に渡し、B がロジック ローのときに A の値を渡すことによって実装されます。したがって、両方の入力が低い場合、下部のトランスミッション ゲートはオフで、上部のトランスミッション ゲートはオンになって A を通過させますが、これはローなので出力はローになります。両方がハイの場合、下部のゲートだけがアクティブになって A の反転値を通過させますが、A はハイなので出力は再びローになります。同様に、B はハイのままで A はローの場合、出力は次のようになりますが、これは予想どおりハイになり、B はローで A はハイの場合、A の値が通過して出力はハイになり、XOR ゲートの真理値表が完成します。^[7]${\displaystyle {\overline {A}}}$${\displaystyle {\overline {B}}}$${\displaystyle {\overline {A}}}$

従来の実装とのトレードオフは、トランスミッションゲートは理想的なスイッチではないため抵抗が伴い、入力信号の強度によってはカスケード接続すると出力レベルが低下する可能性があることである。^[8]

以前のトランスミッションゲートの実装は、インバータのように配置された2つのトランジスタのみでボトムパスゲートを生成するインバータの機能を実装することで、8個のトランジスタから6個のトランジスタにさらに最適化できますが、pMOSのソースはVddの代わりに接続され、nMOSのソースはGNDの代わりに接続されます。^[8]${\displaystyle {\overline {A}}}$${\displaystyle B}$${\displaystyle {\overline {B}}}$

上記の左端の2つのトランジスタは、Bがロジックハイのときにパストランジスタロジックを使用してAの最適化された条件付き反転を実行し、トランジスタ数を減らし、Bがロジックローのときに出力が高インピーダンス状態になります。中央の2つは、Bがロジックローのときに出力をAの値に駆動するトランスミッションゲートであり、右端の2つのトランジスタは、トランスミッションゲートとパストランジスタロジック回路によって使用されるインバーターを形成します。^[9]${\displaystyle {\overline {B}}}$

以前の実装と同様に、パスゲートトランジスタまたは左端の2つのトランジスタを介して入力を出力に直接接続することは、特にそれらをカスケード接続するときに考慮する必要があります。^[8]

特定のタイプのゲートが利用できない場合は、他の利用可能なゲートから同じ機能を実装する回路を構築できます。XOR 機能を実装する回路は、XNOR ゲートとそれに続くNOT ゲートから簡単に構築できます。式 を考えると、AND ゲート、OR ゲート、およびNOT ゲートを使用して XOR ゲート回路を直接構築できます。ただし、この方法では 3 つの異なる種類のゲートが 5 つ必要です。 ${\displaystyle (A\cdot {\overline {B}})+({\overline {A}}\cdot B)}$

代わりに、異なるゲートを使用できる場合は、上記のようにブール代数を適用して変換し、最後の項にド・モルガンの法則を適用して、右に示すように 4 つのゲートのみを使用して実装できる を得ることができます。直感的に、XOR は、A と B の両方がハイの場合を除いて OR と同等です。したがって、OR と、A と B の両方がハイの場合にのみローを返す NAND の AND は、XOR と同等です。 ${\displaystyle (A\cdot {\overline {B}})+({\overline {A}}\cdot B)\equiv (A+B)\cdot ({\overline {A}}+{\overline {B}})}$${\displaystyle (A+B)\cdot {\overline {(A\cdot B)}}}$

XOR ゲート回路は、4 つのNAND ゲートから作成できます。実際、NAND ゲートとNOR ゲートはどちらもいわゆる「ユニバーサル ゲート」であり、任意の論理関数はNAND ロジックまたはNOR ロジックのいずれかのみから構成できます。4 つのNAND ゲートをNOR ゲートに置き換えると、XNOR ゲートになります。これは、出力または入力の 1 つを反転することで (たとえば、5 番目のNOR ゲートを使用して)、XOR ゲートに変換できます。

代替配置は、ド・モルガンの法則からNOR ゲートは反転入力AND ゲートであることに注目して、からの関数の構築を強調するトポロジーで5 つのNOR ゲートを使用するものです。もう 1 つの代替配置は、ド・モルガンの法則からNANDゲートは反転入力ORゲートであることに注目して、からの関数の構築を強調するトポロジーで5 つのNAND ゲートを使用するものです。 ${\displaystyle (A+B)\cdot ({\overline {A}}+{\overline {B}})}$${\displaystyle (A\cdot {\overline {B}})+({\overline {A}}\cdot B)}$

NAND 構造の場合、上側の配置ではゲート数が少なくて済みます。NOR 構造の場合、下側の配置では伝播遅延 (入力の変化と出力の変化の間の時間遅延) が短くなるという利点があります。

XOR チップは簡単に入手できます。最も一般的な標準チップ コードは次のとおりです。

• 4070: CMOSクワッドデュアル入力XORゲート。^[10]
• 4030: CMOSクワッドデュアル入力XORゲート。^[11]
• 7486: TTLクワッドデュアル入力XORゲート。^[10]

「排他的論理和」という名前を文字通り解釈したり、IECの長方形の記号を観察したりすると、追加の入力に対する正しい動作の疑問が生じます。^[12] 論理ゲートが3つ以上の入力を受け入れ、それらの入力のうち1つだけが真であれば真の出力を生成する場合、それは事実上ワンホット検出器になります（実際、これは2つの入力の場合にのみ当てはまります）。ただし、実際にはこのように実装されることはほとんどありません。

後続の入力は、バイナリ排他的論理和演算のカスケードを介して適用されると見なすのが最も一般的です。最初の 2 つの信号が XOR ゲートに入力され、そのゲートの出力が 3 番目の信号とともに 2 番目の XOR ゲートに入力され、残りの信号も同様に入力されます。その結果、入力の 1 の数が奇数の場合は 1 を出力し、入力の 1 の数が偶数の場合は 0 を出力する回路が得られます。これにより、パリティ ジェネレーターまたはモジュロ 2加算器として実用的に役立ちます。

例えば、74LVC1G386マイクロチップは3入力ロジックゲートとして宣伝されており、パリティジェネレータを実装しています。^[13]

XORゲートとANDゲートはVLSIアプリケーションで最もよく使われる2つの構造です。^[14]

XOR ロジック ゲートは、任意の2 つのビットを加算して 1 ビットを出力する1 ビット加算器として使用できます。たとえば、 2 進数で1プラスを加算すると、2 ビットの答え(つまり10 進数) が期待されます。この出力の末尾の合計ビットは XOR で得られるため、先行するキャリービットはAND ゲートで計算されます。これが半加算器の主な原理です。少し大きい全加算器回路を連結して、より長い 2 進数を加算することもできます。 1102

特定の状況では、OR ゲート (たとえば、全加算器) または XOR ゲートへの入力が両方とも 1 になることはありません。これは、OR ゲートと XOR ゲートの出力が異なる唯一の組み合わせであるため、結果のロジックを変更することなく、OR ゲートをXOR ゲートに置き換えることができます (またはその逆)。これは、チップごとに 1 つのゲート タイプのみを含む単純な集積回路チップを使用して回路を実装する場合に便利です。

疑似乱数 (PRN) ジェネレータ、具体的には線形フィードバック シフト レジスタ(LFSR) は、排他的論理和演算に基づいて定義されます。したがって、XOR ゲートを適切に設定することで、線形フィードバック シフト レジスタをモデル化し、乱数を生成することができます。

XORゲートは最も単純な位相検出器で使用される。^{[15] : 425}

XOR ゲートを使用すると、信号のバッファリングと反転を簡単に切り替えることができます。たとえば、7 セグメント ディスプレイ デコーダ回路の出力に XOR ゲートを追加して、アクティブ ロー出力とアクティブ ハイ出力のどちらかをユーザーが選択できるようにすることができます。

XOR ゲートは、0両方の入力が一致すると を生成します。非常に長いデータ シーケンスで特定のビット パターンまたは PRN シーケンスを検索する場合、一連の XOR ゲートを使用して、データ シーケンスのビット文字列をターゲット シーケンスと並行して比較できます。0次に、出力の数をカウントして、データ シーケンスがターゲット シーケンスとどの程度一致するかを判断できます。相関器は、 CDMA受信機やエラー訂正およびチャネル コード用デコーダなど、多くの通信デバイスで使用されます。CDMA 受信機では、相関器を使用して、PRN シーケンスの組み合わせコレクションから特定の PRN シーケンスの極性を抽出します。

11010データ シーケンス内を検索する相関器は1110100101、一致する数 (ゼロ) をカウントしながら、受信データ ビットをすべての可能なオフセットでターゲット シーケンスと比較します。

1110100101 (データ)
11010（ターゲット）
00111 (XOR) 2つのゼロビット

1110100101
 11010
 00000 5 ゼロビット

1110100101
  11010
  01110 2 ゼロビット

1110100101
   11010
   10011 2 ゼロビット

1110100101
    11010
    01000 4 ゼロビット

1110100101
     11010
     11111 0 ゼロビット

オフセットによる一致:

  。
  : :
: : : : :  
-----------
0 1 2 3 4 5

この例では、ターゲット シーケンスが 1 ビットオフセットされ、5 つのビットすべてが一致する場合に、最もよく一致します。5 ビットオフセットされると、シーケンスは反転したものと完全に一致します。XOR ゲートのバンクから出力される 1 と 0 の数の違いを確認すると、シーケンスが発生する場所と反転されているかどうかが簡単にわかります。長いシーケンスは短いシーケンスよりも検出が容易です。

${\displaystyle f(a,b)=a+b-2ab}$XORゲートの解析的表現は次のようになります。

• ${\displaystyle f(0,0)=0+0-2\cdot 0\cdot 0=0}$
• ${\displaystyle f(0,1)=0+1-2\cdot 0\cdot 1=1}$
• ${\displaystyle f(1,0)=1+0-2\cdot 1\cdot 0=1}$
• ${\displaystyle f(1,1)=1+1-2\cdot 1\cdot 1=0}$

${\displaystyle f(a,b)=|ab|}$代替的な分析表現です。

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