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電子工学において、パス トランジスタ ロジック(PTL) は、集積回路の設計で使用されるいくつかのロジック ファミリを表します。これは、冗長なトランジスタを排除することで、さまざまなロジック ゲートを作成するために使用されるトランジスタの数を減らします。トランジスタは、電源電圧に直接接続されたスイッチとしてではなく、回路のノード間でロジック レベルを渡すスイッチとして使用されます。 [1]これにより、アクティブ デバイスの数が減りますが、高ロジック レベルと低ロジック レベルの電圧差が各ステージで減少するという欠点があります (パス トランジスタにはいくらかの抵抗があり、レベルの復元を提供しないため)。直列の各トランジスタは、入力よりも出力で飽和が少なくなります。[2]複数のデバイスがロジック パスで直列に連鎖されている場合、信号電圧を完全な値に戻すには、従来どおりに構築されたゲートが必要になる場合があります。対照的に、従来のCMOS ロジックは、出力が電源レールの 1 つに接続されるようにトランジスタを切り替えるため (オープン コレクタスキームに似ている)、連続チェーン内のロジック電圧レベルは低下しません。十分なパフォーマンスを確保するには、回路のシミュレーションが必要になる場合があります。
アプリケーション
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パストランジスタロジックは、完全相補型CMOSロジックで同じトランジスタを使用して実装された同じ機能よりも、使用するトランジスタが少なく、動作が速く、消費電力も少ないことがよくあります。[3]
XOR は最悪のケースのカルノーマップを持っています。つまり、単純なゲートで実装すると、他のどの機能よりも多くのトランジスタが必要になります。トランジスタが高価だった頃、Z80や他の多くのチップの設計者は、単純なゲートではなくパストランジスタロジックを使用して XOR を実装することで、トランジスタを節約しようとしました。[4]
パストランジスタ回路の基本原理
MOSFET パス トランジスタは、ゲートの電圧信号 (たとえば、SRAMセルまたはゲート D ラッチのクロック信号) に応じて、ドレインとソース間のパスをオンまたはオフにする電子スイッチです。
パス トランジスタはレベル復元を提供しないため、またその伝導パスにゼロ以外の小さな抵抗があるため、次のロジック ステージの入力容量 (次のステージのゲート容量に加えて寄生容量を含む) を有効なロジック ハイまたはロジック ローの電圧レベルに充電するための RC 遅延が増加します。
適切なパフォーマンスを確保するには、回路のシミュレーションが必要になる場合があります。
相補パストランジスタロジック
一部の著者は、NMOSとPMOSパストランジスタの両方で構成されたトランスミッションゲートを使用するロジックゲートの実装スタイルを示すために「相補パストランジスタロジック」という用語を使用しています。[5]
他の著者は、各ゲートがNMOSのみのパストランジスタネットワークとそれに続くCMOS出力インバータで構成される論理ゲートの実装スタイルを示すために「相補パストランジスタロジック」（CPL）という用語を使用しています。[6] [7] [8]
他の著者は、デュアルレールエンコーディングを使用してロジックゲートを実装するスタイルを示すために「相補パストランジスタロジック」（CPL）という用語を使用しています。すべてのCPLゲートには、正信号と相補信号の2つの出力線があり、インバータが不要になります。[9] [10] [11]
相補パストランジスタロジックまたは「差動パストランジスタロジック」は、特定の利点のために設計されたロジックファミリを指します。このロジックファミリは、マルチプレクサやラッチに使用されるのが一般的です。[引用が必要]
CPLは直列トランジスタを使用してロジックの可能な反転出力値を選択し、その出力がインバータを駆動します。CMOS伝送ゲートは、並列に接続された nMOS トランジスタと pMOS トランジスタで構成されます。
その他の形式
パストランジスタロジックには静的タイプと動的タイプがあり、速度、電力、低電圧動作に関して異なる特性を持っています。[12]集積回路の電源電圧が低下すると、パストランジスタロジックの欠点はより顕著になります。トランジスタのしきい値電圧が電源電圧に比べて大きくなり、連続ステージの数が大幅に制限されます。パストランジスタを制御するために相補入力が必要になることが多いため、追加のロジックステージが必要になります。
参考文献
- ^ Segura, Jaume; Hawkins, Charles F. (2004). CMOS エレクトロニクス: 仕組みと障害. Wiley-IEEE. p. 132. ISBN 0-471-47669-2。
- ^ マックスフィールド、クライヴ（2008年）。ビバップからブールブギーまで：型破りなエレクトロニクスガイド。ニューネス。pp.423-6。ISBN 978-1-85617-507-4。
- ^ 佐古 則光. 「特許 US7171636: パストランジスタ論理回路およびその設計方法」. 「当技術分野では、素子数と消費電力を削減し、動作速度を向上させるために「パストランジスタ論理回路」を採用することが知られている。」
- ^ Shirriff, Ken (2013). 「Z-80 のリバースエンジニアリング: 2 つの興味深いゲートのシリコンの説明」
- ^ Yeap, Gary K. (2012) [1998]. 実用的な低電力デジタルVLSI設計. Springer. p. 197. ISBN 978-1-4615-6065-4。
- ^ Oklobdzija, Vojin G. (2017年12月19日). デジタルデザインとファブリケーション. CRC Press. pp. 2–39. ISBN 9780849386046。
- ^ 矢野邦昭;山中、山中利明；西田武史斉藤光雄；下東勝弘；清水淳（1990）． 「相補的なパストランジスタロジックを使用した 3.8 ns CMOS 16x16-b 乗算器」。IEEE ソリッドステート回路ジャーナル。25 (2): 388–395。書誌コード:1990IJSSC..25..388Y。土井：10.1109/4.52161。
- ^ Reynders , Nele; Dehaene, Wim (2015).エネルギー効率の高いデジタル回路の超低電圧設計。アナログ回路と信号処理 (ACSP)。Springer Switzerland。doi :10.1007/ 978-3-319-16136-5。ISBN 978-3-319-16135-8LCCN 2015935431 .
- ^ 陳 偉凱 編 (2003)。ロジックデザイン。CRC プレス。pp. 15–7。ISBN 978-0-203-01015-0. OCLC 1029500642.
- ^ Oklobdzija, Vojin G. 編 (2001)。コンピュータエンジニアリングハンドブック。Taylor & Francis。pp. 2-23–2-24。ISBN 978-0-8493-0885-7。
- ^ Pal, Ajit (2014). 「5.2.3 パストランジスタロジックファミリ」. 低電力 VLSI 回路とシステム. Springer. pp. 109–110. ISBN 978-81-322-1937-8。
- ^ Leondes, Cornelius T. (1995).デジタル信号処理システム: 実装テクニック. Elsevier. p. 2. ISBN 0-12-012768-7。
さらに読む
- Weste、Harris (2005)。CMOS VLSI 設計(第 3 版)。Pearson/Addison- Wesley。ISBN 0-321-14901-7。
- パックネル、ダグラス A.エシュラギアン、カムラン (1994)。基本的な VLSI 設計(第 3 版)。プレンティス ホール オブ インディア Pvt.限定。ISBN 978-81-203-0986-9。