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オートマトン理論 では、順次論理は、出力が入力信号の現在の値と過去の入力のシーケンス（入力履歴）に依存するタイプの論理回路です。 [1] [2] [3] [4]これは、出力が現在の入力のみの関数である組み合わせ論理とは対照的です。つまり、順次論理には状態（メモリ）がありますが、組み合わせ論理には状態がありません。
シーケンシャル ロジックは、すべてのデジタル回路の基本的な構成要素である有限状態マシンを構築するために使用されます。実際のデジタル デバイスのほぼすべての回路は、組み合わせロジックとシーケンシャル ロジックが混在しています。
シーケンシャル ロジックを備えたデバイスのよく知られた例としては、「チャンネル アップ」ボタンと「チャンネル ダウン」ボタンを備えたテレビがあります。 [1]「アップ」ボタンを押すと、テレビに、現在受信しているチャンネルの 1 つ上のチャンネルに切り替えるように指示する入力が与えられます。テレビがチャンネル 5 の場合、「アップ」ボタンを押すと、チャンネル 6 の受信に切り替わります。ただし、テレビがチャンネル 8 の場合、「アップ」ボタンを押すと、チャンネル「9」に切り替わります。チャンネル選択が正しく機能するには、テレビが、過去のチャンネル選択によって決定された、現在受信しているチャンネルを認識している必要があります。[1]テレビは、現在のチャンネルを状態の一部として保存します。「チャンネル アップ」または「チャンネル ダウン」入力がテレビに与えられると、チャンネル選択回路のシーケンシャル ロジックが、入力と現在のチャンネルから新しいチャンネルを計算します。
デジタル シーケンシャル ロジック回路は、同期型と非同期型に分けられます。同期シーケンシャル回路では、デバイスの状態はクロック信号に応じて離散的な時間にのみ変化します。非同期回路では、デバイスの状態は入力の変化に応じていつでも変化します。
同期シーケンシャルロジック
今日のシーケンシャル ロジックのほぼすべては、クロック ロジックまたは同期ロジックです。同期回路では、クロック(またはクロック ジェネレータ)と呼ばれる電子発振器が、クロック信号と呼ばれる一連の繰り返しパルスを生成し、回路内のすべてのメモリ要素に分配されます。同期ロジックの基本的なメモリ要素はフリップフロップです。各フリップフロップの出力は、クロック パルスによってトリガーされたときにのみ変化するため、回路全体のロジック信号の変化はすべて、クロックによって同期され、一定の間隔で同時に始まります。
回路内のすべての記憶素子 (フリップフロップ) の任意の時点での出力、つまりそれらに含まれるバイナリ データは、回路の状態と呼ばれます。同期回路の状態は、クロック パルスでのみ変化します。各サイクルで、次の状態は、現在の状態とクロック パルスが発生したときの入力信号の値によって決定されます。
同期ロジックの主な利点は、そのシンプルさです。データ操作を実行するロジック ゲートは、入力の変化に応答するために有限の時間を必要とします。これは、伝播遅延と呼ばれます。クロック パルス間の間隔は、すべてのロジック ゲートが変化に応答する時間があり、次のクロック パルスが発生する前に出力が安定したロジック値に「落ち着く」ように、十分に長くする必要があります。この条件が満たされている限り (他の特定の詳細は無視)、回路は安定しており、信頼性があることが保証されます。これにより、同期回路の最大動作速度が決まります。
同期ロジックには主に 2 つの欠点があります。
- 可能な最大クロック レートは、回路内の最も遅いロジック パス (クリティカル パスとも呼ばれる) によって決まります。最も単純なものから最も複雑なものまで、すべての論理計算は 1 クロック サイクルで完了する必要があります。したがって、計算をすばやく完了するロジック パスは、次のクロック パルスを待つ間、ほとんどの時間アイドル状態になります。したがって、同期ロジックは非同期ロジックよりも遅くなる可能性があります。同期回路を高速化する 1 つの方法は、複雑な操作を、連続するクロック サイクルで実行できるいくつかの単純な操作に分割することです。この手法はパイプラインと呼ばれます。この手法は、マイクロプロセッサの設計で広く使用されており、最新のプロセッサのパフォーマンスの向上に役立ちます。
- クロック信号は、回路内のすべてのフリップフロップに分配する必要があります。クロックは通常、高周波信号であるため、この分配は比較的大量の電力を消費し、大量の熱を発散します。何もしていないフリップフロップでも少量の電力を消費するため、チップ内で廃熱が発生します。バッテリー駆動のデバイスでは、使用可能なバッテリー寿命を維持するために、デバイスがアクティブに使用されていないときにクロック速度を下げたり、一時的にクロックをオフにしたりするために、ハードウェアとソフトウェアをさらに複雑にする必要があります。
非同期シーケンシャルロジック
非同期(クロックレスまたはセルフタイム)シーケンシャル ロジックは、クロック信号によって同期されません。回路の出力は、入力の変化に応じて直接変化します。非同期ロジックの利点は、回路が入力を処理するためにクロック信号を待つ必要がないため、同期ロジックよりも高速であることです。デバイスの速度は、使用されるロジック ゲートの伝播遅延によってのみ制限される可能性があります。
ただし、非同期ロジックは設計がより難しく、同期設計では発生しない問題が発生することがあります。主な問題は、デジタル メモリ要素が入力信号の到着順序に敏感であることです。2 つの信号がほぼ同時にフリップフロップまたはラッチに到着した場合、回路がどの状態になるかは、どちらの信号が最初にゲートに到着するかによって異なります。したがって、ロジック ゲートの伝播遅延のわずかな違いによって、回路が間違った状態になることがあります。これは、競合状態と呼ばれます。この問題は、メモリ要素の出力が各クロック パルスでのみ変化するため、同期回路ではそれほど深刻ではありません。クロック信号の間隔は、メモリ要素の出力が「安定」して次のクロックが来たときに変化しないようにするのに十分な長さになるように設計されています。したがって、タイミングの問題は、「非同期入力」、つまりクロック信号に同期されていない他のシステムからの回路への入力によってのみ発生します。
非同期シーケンシャル回路は通常、マイクロプロセッサやデジタル信号処理回路など、速度が重要視される同期システムのいくつかの重要な部分にのみ使用されます。
非同期ロジックの設計では、同期ロジックとは異なる数学モデルと手法が使用され、活発に研究されている分野です。
参照
参考文献
- ^ abc Vai, M. Michael (2000). VLSI 設計. CRC プレス. p. 147. ISBN 0-84931876-9。
- ^ Cavanagh, Joseph (2006). シーケンシャルロジック: 分析と合成. CRC Press . p. ix. ISBN 0-84937564-9。
- ^ Lipiansky, Ed (2012). 科学者とエンジニアのための電気、電子、デジタルハードウェアの基礎. Wiley . p. 8.39. ISBN 978-1-11841454-5。
- ^ ダリー、ウィリアム・ジェームズ、ハーティング、R・カーティス（2012）。デジタルデザイン：システムアプローチ。ケンブリッジ大学出版局。p.291。ISBN 978-0-52119950-6。
さらに読む
- ランディ・カッツ;ボリエッロ、ガエターノ(2005)。現代論理設計(第 2 版)。プレンティスホール。ISBN 0-201-30857-6。
- コハヴィ、ツヴィ。ジャー、ニラジ K. (2009)。スイッチングと有限オートマトン理論(第 3 版)。ケンブリッジ大学出版局。ISBN 978-0-521-85748-2。
- Vasyukevich, Vadim O. (2009)。「非同期ロジック要素。ベンジャンクションとシーケンション」(PDF) 。2011年 7 月 22 日にオリジナルからアーカイブ(PDF) 。（118ページ）
- Vasyukevich, Vadim O. (2011)。ラトビアのリガで執筆。シーケンシャル ロジックの非同期演算子: Venjunction と Sequencetion — デジタル回路の分析と設計。電気工学の講義ノート (LNEE)。第 101 巻 (第 1 版)。ベルリン / ハイデルベルク、ドイツ: Springer-Verlag。doi : 10.1007 / 978-3-642-21611-4。ISBN 978-3-642-21610-7. ISSN 1876-1100. LCCN 2011929655.(xiii+1+123+7 ページ) (注: この本の裏表紙には第 4 巻と誤って記載されていますが、実際は第 101 巻です。)