静的ランダムアクセスメモリ

スタティック ランダム アクセス メモリ(スタティック RAMまたはSRAM ) は、ラッチ回路 (フリップフロップ)を使用して各ビットを保存するランダム アクセス メモリ(RAM)の一種です。SRAM は揮発性メモリであり、電源が切れるとデータは失われます。

静的という用語によって、SRAM はDRAM (ダイナミックランダム アクセス メモリ) と区別されます。

• SRAM は電源が供給されている限りデータを永続的に保持しますが、 DRAM のデータは数秒で消失するため、定期的に更新する必要があります。
• SRAM は DRAM よりも高速ですが、シリコン面積とコストの点でより高価です。
• 通常、SRAM はCPUのキャッシュと内部レジスタに使用され、DRAM はコンピュータのメインメモリに使用されます。

半導体バイポーラSRAMは、1963年にフェアチャイルドセミコンダクターのロバート・ノーマンによって発明されました。^[1] 金属酸化物半導体SRAM（MOS-SRAM）は、1964年にフェアチャイルドセミコンダクターのジョン・シュミットによって発明されました。これは64ビットのMOS pチャネルSRAMでした。^{[2] [3]}

SRAMは、CMOSが発明された1960年代以来、あらゆる新しいCMOSベースの技術製造プロセスの主な原動力となってきました。 ^[4]

1964年、IBMに勤務していたアーノルド・ファーバーとユージン・シュリッグは、トランジスタゲートとトンネルダイオード ラッチを使用したハードワイヤードメモリセルを作成した。彼らはラッチを2つのトランジスタと2つの抵抗器に置き換えた。この構成はファーバー・シュリッグセルとして知られるようになった。その年、彼らは発明開示を提出したが、最初は却下された。^{[5] [6]} 1965年、IBMのベンジャミン・アグスタと彼のチームは、ファーバー・シュリッグセルをベースに、80個のトランジスタ、64個の抵抗器、4個のダイオードを備えた16ビットのシリコンメモリチップを作成した。

1969年4月、インテル社は最初の製品であるIntel 3101を発表しました。これは、かさばる磁気コアメモリモジュールを置き換えることを目的としたSRAMメモリチップでした。その容量は64ビット（最初のバージョンでは、バグのため63ビットしか使用できませんでした）^[7]で、バイポーラ接合トランジスタ^[8]に基づいており、ルビリスを使用して設計されました。^[9]

SRAMは揮発性メモリとして特徴付けられるが、データの残留性を示す。^[10]

SRAMはシンプルなデータアクセスモデルを提供し、リフレッシュ回路を必要としません。パフォーマンスと信頼性は良好で、アイドル時の消費電力は低くなります。^[11]

SRAMは実装にビット当たりより多くのトランジスタを必要とするため、DRAMよりも密度が低く高価であり、読み取りまたは書き込みアクセス時の消費電力も高くなります。SRAMの消費電力は、アクセス頻度によって大きく異なります。^[11]

産業用および科学用サブシステム、自動車用電子機器、および同様の組み込みシステムの多くのカテゴリにはSRAMが含まれており、この文脈ではESRAMと呼ばれることがあります。^[12]また、電子ユーザーインターフェイスを実装するほぼすべての最新の家電製品、玩具などに、ある程度の量（キロバイト以下）のSRAMが組み込まれています。

デュアルポート形式のSRAMは、リアルタイムデジタル信号処理回路に使用されることがあります。^[13]

SRAM は、パソコン、ワークステーション、ルーター、周辺機器にも使用されています。CPUレジスタ ファイル、内部CPU キャッシュ、内部GPU キャッシュ、外部バースト モードSRAM キャッシュ、ハード ディスクバッファー、ルーターバッファーなどです。LCD画面やプリンターでも、通常、表示される (または印刷される) 画像を保持するために SRAM が使用されます。LCD の LCD コントローラーには SRAM が搭載されている場合があります。SRAM は、 ZX80、TRS-80 モデル 100、VIC-20など、初期の多くのパソコンのメイン メモリに使用されていました。

1980年代後半から1990年代初頭にかけての初期のメモリカードの中には、記憶媒体としてSRAMを使用していたものがあり、SRAMの内容を保持するためにリチウム電池が必要でした。^{[14] [15]}

SRAM は、以下の目的でチップ上に統合できます。

• マイクロコントローラのRAM （通常32バイトから1メガバイト程度）
• x86ファミリーなどのより強力なCPUのオンチップキャッシュ（  8KBから数メガバイトまで）
• 一部のマイクロプロセッサで使用されるレジスタとステートマシンの一部（レジスタファイルを参照）
• スクラッチパッドメモリ、
• 特定用途向け集積回路（ASIC）（通常はキロバイト単位）
• フィールドプログラマブルゲートアレイ(FPGA) や複合プログラマブルロジックデバイス(CPLD)にも使用されています。

趣味人、特に自作プロセッサの愛好家は、インターフェイスの容易さからSRAMを好むことが多い^{[16] 。リフレッシュサイクルがなく、アドレスバスとデータバスに直接アクセスできることが多いため、DRAMよりもはるかに扱いやすい。 [要出典]}バスと電源接続に加えて、SRAMでは通常、チップイネーブル（CE）、書き込みイネーブル（WE）、出力イネーブル（OE）の3つの制御のみが必要である。同期SRAMでは、クロック（CLK）も含まれる。^[17]

不揮発性SRAM（nvSRAM）は標準的なSRAMの機能を備えていますが、電源が失われてもデータが保存されるため、重要な情報の保持が保証されます。nvSRAMは、ネットワーク、航空宇宙、医療など、 データの保存が重要で、バッテリーが実用的でないさまざまな状況で使用されています ^{[18] 。}

擬似スタティックRAM（PSRAM）は、DRAMにセルフリフレッシュ回路を組み合わせたものです。^[19]外部的には、より低速なSRAMのように見えますが、真のSRAMよりも密度とコストの点で優れており、DRAMのようなアクセスの複雑さはありません。

• バイポーラ接合トランジスタ（ TTLおよびECLで使用される） - 非常に高速だが消費電力が高い
• MOSFET （ CMOSで使用） - 低消費電力

• バイナリ
• 三元

• 非同期 – クロック周波数に依存せず、データの入出力はアドレス遷移によって制御されます。例としては、広く普及している 28 ピン 8K × 8 および 32K × 8 チップ (それぞれ6264および 62C256 のような名前が付けられることが多いですが、常にそうであるとは限りません) や、チップあたり最大 16 Mbit の類似製品などがあります。
• 同期 – すべてのタイミングはクロック エッジによって開始されます。アドレス、データ入力、その他の制御信号はクロック信号に関連付けられます。

1990 年代には、非同期 SRAM が高速アクセスのために使用されていました。非同期 SRAM は、産業用電子機器や測定システムからハードディスクやネットワーク機器まで、さまざまなアプリケーションで使用される小型のキャッシュレス組み込みプロセッサのメインメモリとして使用されていました。今日では、同期 SRAM (DDR SRAM など) は同期 DRAM と同様に使用されています。非同期 DRAMよりもDDR SDRAMメモリが使用されています。同期メモリ インターフェイスは、パイプラインアーキテクチャを使用することでアクセス時間を大幅に短縮できるため、はるかに高速です。さらに、DRAM は SRAM よりもはるかに安価であるため、特に大量のデータが必要な場合は、SRAM が DRAM に置き換えられることがよくあります。ただし、SRAM メモリはランダム (ブロック/バーストではない) アクセスでは非常に高速です。そのため、SRAM メモリは主にCPU キャッシュ、小さなオンチップ メモリ、FIFO、またはその他の小さなバッファに使用されます。

• ゼロ バス ターンアラウンド (ZBT) – ターンアラウンドとは、SRAM へのアクセスを書き込みから読み取りへ、またはその逆へ変更するのにかかるクロック サイクルの数です。ZBT SRAM のターンアラウンド、つまり読み取りサイクルと書き込みサイクル間のレイテンシはゼロです。
• syncBurst (syncBurst SRAM または同期バースト SRAM) - SRAM への書き込み操作を増やすために、SRAM への同期バースト書き込みアクセスを備えています。
• DDR SRAM – 同期、単一の読み取り/書き込みポート、ダブルデータレート I/O。
• クアッド データ レート SRAM  – 同期、個別の読み取りポートと書き込みポート、4 倍データ レート I/O。

典型的なSRAMセルは6つのMOSFETで構成され、6T SRAMセルと呼ばれることが多い。セル内の各ビットは、2つの交差結合インバータを形成する4つのトランジスタ（M1、M2、M3、M4）に格納される。このストレージセルには、0と1を表すために使用される2つの安定状態がある。2つの追加のアクセストランジスタは、読み取りおよび書き込み操作中にストレージセルへのアクセスを制御するために使用される。6T SRAMは最も一般的な種類のSRAMである。^[20] 6T SRAMに加えて、他の種類のSRAMは、ビットあたり4、5、7、^[21] 8、9、^[20] 10 ^[22] (4T、5T、7T、8T、9T、10T SRAM)、またはそれ以上のトランジスタを使用する。^{[23] [24] [25]} 4トランジスタSRAMは、スタンドアロンSRAMデバイス（CPUキャッシュに使用されるSRAMとは対照的）では非常に一般的であり、特別なプロセスで実装され、ポリシリコンの追加層を使用して非常に高い抵抗のプルアップ抵抗を可能にします。^[26] 4T SRAMを使用する主な欠点は、プルダウントランジスタの1つ（M1またはM2）を流れる定電流により 静的電力が増加することです。

これは、複数の (読み取りおよび/または書き込み) ポートを実装するために使用される場合があり、マルチポート SRAM 回路で実装された 特定の種類のビデオ メモリおよびレジスタ ファイルで役立つ場合があります。

一般的に、セルあたりに必要なトランジスタが少ないほど、各セルを小さくすることができます。シリコン ウェーハの処理コストは比較的一定であるため、より小さなセルを使用して 1 つのウェーハに多くのビットを詰め込むと、メモリのビットあたりのコストが削減されます。

4個未満のトランジスタを使用するメモリセルも可能であるが、そのような3T ^{[27] [28]}または1TセルはDRAMであり、SRAMではない（いわゆる1T-SRAMであっても）。

セルへのアクセスは、ワード ライン (図の WL) によって可能になります。このワード ラインは、2 つのアクセストランジスタ M ₅と M _{6を制御します。これらのトランジスタは、セルをビット ライン}BLと BLに接続するかどうかを制御します。これらのビット ラインは、読み取り操作と書き込み操作の両方でデータを転送するために使用されます。ビット ラインが 2 つ必要というわけではありませんが、ノイズ マージンと速度を向上させるために、通常は信号とその反転の両方が提供されます。

読み取りアクセス中、ビット ラインは SRAM セル内のインバータによってアクティブにハイまたはローに駆動されます。これにより、DRAM と比較して SRAM の帯域幅が向上します。DRAM では、ビット ラインがストレージ コンデンサに接続され、電荷共有によってビット ラインが上下にスイングします。SRAM の対称構造により、差動信号も可能になり、小さな電圧スイングをより簡単に検出できます。SRAM の高速化に貢献する DRAM とのもう 1 つの違いは、市販のチップが一度にすべてのアドレス ビットを受け入れることです。これに対して、市販の DRAM では、サイズとコストを抑えるために、アドレスが 2 つの半分、つまり上位ビットの後に下位ビットが続き、同じパッケージ ピンで多重化されます。

m 本のアドレス ラインとn 本のデータ ラインを持つ SRAM のサイズは2 ^mワード、つまり2 ^m  × nビットです。最も一般的なワード サイズは 8 ビットです。つまり、SRAM チップ内の2 ^{m 個}の異なるワードのそれぞれに対して 1 バイトの読み取りまたは書き込みが可能です。一般的な SRAM チップのいくつかには 11 本のアドレス ライン (したがって容量は2 ¹¹ = 2,048 = 2 kワード) と 8 ビット ワードがあるため、「2k × 8 SRAM」と呼ばれます。

IC 上の SRAM セルの寸法は、IC の製造に使用されるプロセスの 最小機能サイズによって決まります。

SRAM セルには 3 つの状態があります。

• スタンバイ:回線はアイドル状態です。
• 読み取り:データが要求されました。
• 執筆：コンテンツの更新。

読み取りモードと書き込みモードで動作する SRAM は、それぞれ「読み取り可能性」と「書き込み安定性」を備えている必要があります。3 つの異なる状態は次のように動作します。

ワード ラインがアサートされていない場合、アクセストランジスタ M ₅と M ₆はセルをビット ラインから切断します。M ₁  ～ M ₄によって形成される 2 つのクロスカップル インバータは、電源に接続されている限り、相互に強化され続けます。

理論上、読み取りにはワード ライン WL をアサートし、単一のアクセス トランジスタとビット ライン (例: M ₆、 BL ) で SRAM セルの状態を読み取るだけで済みます。ただし、ビット ラインは比較的長く、寄生容量が大きくなっています。読み取りを高速化するために、実際にはより複雑なプロセスが使用されます。読み取りサイクルは、ビット ライン BL とBL の両方を高 (論理1 ) 電圧にプリチャージすることによって開始されます。次に、ワード ライン WL をアサートすると、アクセス トランジスタ M ₅と M _{6 の}両方が有効になり、1 つのビット ライン BL の電圧がわずかに低下します。すると、BL ラインとBLラインの間には小さな電圧差が生じます。センス アンプは、どのラインの電圧が高いかを感知し、1 が格納されているか 0 が格納されているかを判断します。センス アンプの感度が高いほど、読み取り操作が高速になります。NMOS がより強力であるため、プルダウンが容易になります。そのため、ビット ラインは従来、高電圧にプリチャージされます。多くの研究者は、消費電力を削減するために、わずかに低い電圧でプリチャージしようとしています。^{[29] [30]}

書き込みサイクルは、書き込む値をビット ラインに適用することから始まります。0 を書き込むには、BL を1 に、BL を 0 に設定するなど、ビット ラインに 0 を適用します。これは、SR ラッチにリセット パルスを適用してフリップ フロップの状態を変更するのと似ています。ビット ラインの値を反転することで1 が書き込まれます。次に WL がアサートされ、保存する値がラッチされます。これが機能するのは、ビット ライン入力ドライバがセル自体の比較的弱いトランジスタよりもはるかに強力になるように設計されているため、クロスカップル インバータの以前の状態を簡単に上書きできるからです。実際には、アクセス NMOS トランジスタ M ₅および M _{6 は、下部 NMOS (M 1}、M ₃ ) または上部 PMOS (M ₂、M ₄ ) トランジスタよりも強力である必要があります。これは、同じサイズの PMOS トランジスタは NMOS よりもはるかに弱いため、簡単に実現できます。その結果、1 つのトランジスタ ペア (例: M ₃​​ と M ₄ ) が書き込みプロセスによってわずかにオーバーライドされると、反対側のトランジスタ ペア (M ₁と M ₂ ) のゲート電圧も変更されます。つまり、M ₁と M _{2 の}トランジスタはオーバーライドされやすくなります。このように、クロスカップル インバータは書き込みプロセスを拡大します。

アクセス時間が 70 ns のRAM は、アドレス ラインが有効になった時点から 70 ns 以内に有効なデータを出力します。一部の SRAM セルには「ページ モード」があり、ページのワード (256、512、または 1024 ワード) を、大幅に短いアクセス時間 (通常約 30 ns) で連続的に読み取ることができます。ページは上位アドレス ラインを設定することで選択され、次に下位アドレス ラインを順にたどることでワードが連続的に読み取られます。

SRAMセルのFinFETトランジスタ実装の導入により、セルサイズの非効率性が増大し始めました。過去30年間（1987年から2017年）にわたってトランジスタサイズ（ノードサイズ）が着実に縮小したため、SRAMセルトポロジ自体のフットプリント縮小が鈍化し、セルをより高密度に詰め込むことが困難になりました。^[4]

サイズの問題に加えて、現代の SRAM セルの大きな課題は、静的電流リークです。正電源 (V _dd ) からセルを通りグランドに流れる電流は、セルの温度が上昇すると指数関数的に増加します。セルの電力消費はアクティブ状態とアイドル状態の両方で発生するため、有用な作業が行われずに有用なエネルギーが浪費されます。過去 20 年間でこの問題はデータ保持電圧技術 (DRV) によって部分的に解決され、削減率は 5 ～ 10 でしたが、ノード サイズの縮小により削減率は約 2 に低下しました。^[4]

これら2つの問題により、エネルギー効率が高く高密度のSRAMメモリの開発が困難になり、半導体業界はSTT-MRAMやF-RAMなどの代替手段を模索するようになりました。^{[4] [31]}

2019年にフランスの研究所がIoT向けの28nm製造ICの研究について報告した。^{[32]これは}完全空乏型シリコンオンインシュレータトランジスタ（FD-SOI）をベースにしており、同期/非同期アクセス用の2ポートSRAMメモリレールと選択的仮想グランド（SVGND）を備えていた。この研究では、電圧を微調整することで、「スリープ」モードと読み取りモードで超低SVGND電流を実現したと主張した。^[32]

Wikimedia Commons には、SRAMおよびCMOS_RAMに関連するメディアがあります。

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