クアッドデータレートSRAM

クアッド データ レート (QDR) SRAM は、各クロックサイクルで最大 4 ワードのデータを転送できるスタティック RAM コンピュータ メモリの一種です。ダブル データ レート (DDR) SDRAMと同様に、QDR SRAM はクロック信号の立ち上がりエッジと立ち下がりエッジの両方でデータを転送します。この機能の主な目的は、DDR SRAM で発生するバス ターンアラウンド サイクルによる帯域幅の損失なしに、高クロック周波数で読み取りと書き込みを実行できるようにすることです。QDR SRAM は、読み取りデータ用と書き込みデータ用に 2 つのクロックを使用し、読み取りと書き込みのデータ バスが別々になっています (別個の I/O とも呼ばれます)。一方、DDR SRAM は単一のクロックを使用し、読み取りと書き込みの両方に単一の共通データ バス (共通 I/O とも呼ばれます) を使用します。これにより、クロック配線の伝播遅延によって発生する問題が解消され、読み取りと書き込みが同時に行われているように見えます (バス上では、内部的にはメモリに従来の単一ポートが残っています。操作はパイプライン化されていますが、順次実行されます)。

すべてのデータ I/O 信号を考慮すると、QDR SRAM は DDR SRAM より 2 倍高速ではありませんが、読み取りと書き込みがインターリーブされている場合は 100% 効率的です。対照的に、DDR SRAM は、読み取りサイクルのみなど、1 つの要求タイプのみが継続的に繰り返される場合に最も効率的です。書き込みサイクルが読み取りサイクルとインターリーブされている場合、データ競合を回避するためにバスのターンアラウンドで 1 サイクル以上が失われ、バス効率が低下します。ほとんどの SRAM メーカーは、QDR と DDR SRAM を同じ物理シリコンを使用して構築し、製造後の選択 (チップ上のヒューズを飛ばすなど) によって区別しています。^{[引用が必要]}

QDR SRAM は、コスト、電力効率、密度よりもデータ スループットが重要な高速通信およびネットワークアプリケーション向けに設計されました。このテクノロジはMicronとCypressによって開発され、その後IDT、NEC、Samsung、Renesasが追随しました。現在、放射線耐性環境向けに Cypress Semiconductor が Quad Data Rate II+ メモリを設計中です。

4つのクロックライン:

• 入力クロック:
  • け
  • K以外、または/K
• 出力クロック:
  • Ｃ
  • C 以外、または /C

2 つの制御ライン:

• 書き込み不可: /WPS
• 読み取り不可: /RPS

1 つのアドレス バスと 2 つのデータ バス:

• アドレスバス
• バス内のデータ
• データ出力バス

• 住所
  • Cの立ち上がりエッジでラッチされたアドレスを読み取ります
  • 書き込みアドレスはKの立ち上がりエッジでラッチされます（バースト4モードでは、バースト2は非Kの立ち上がりエッジを使用します）
• データ
  • 書く
    • /WPSが低い場合
      • データ入力上のデータワードはKの立ち上がりエッジでラッチされる。
      • データ入力の次のデータワードは/Kの立ち上がりエッジでラッチされる。
  • 読む
    • 読み取りは2サイクルのプロセスです
    • /RPSが低い場合
      • Cの最初の立ち上がりエッジは、読み取りアドレスAをラッチします。
      • Cの2番目の立ち上がりエッジは、アドレスAからのデータワードをデータ出力バスに出力します。
      • /Cの次の立ち上がりエッジは、アドレスA+1からの次のデータワードをデータ出力バスに出力します。

• AN4065 QDR-II、QDR-II+、DDR-II、DDR-II+ デザイン ガイド