信号の整合性

シグナル インテグリティ( SI)は、電気信号の品質を測る一連の尺度です。デジタル エレクトロニクスでは、バイナリ値のストリームは電圧 (または電流) 波形で表されます。ただし、デジタル信号は基本的にアナログの性質を持ち、すべての信号はノイズ、歪み、損失などの影響を受けます。短距離で低ビット レートであれば、単純な導体で十分な忠実度で伝送できます。高ビット レートで長距離またはさまざまな媒体を介する場合は、さまざまな影響によって電気信号が劣化し、エラーが発生してシステムまたはデバイスが故障する可能性があります。シグナル インテグリティ エンジニアリングは、これらの影響を分析して軽減するタスクです。これは、集積回路(IC) ^{[1]の内部接続から}パッケージ、プリント回路基板(PCB)、バックプレーン、システム間接続に至るまで、電子機器のパッケージングとアセンブリのすべてのレベルで重要なアクティビティです。 ^[2]これらの様々なレベルには共通のテーマがいくつかありますが、特に相互接続の飛行時間とビット周期などの実用的な考慮事項もあり、オンチップ接続とチップ間接続の信号整合性に対するアプローチに大きな違いが生じます。

信号の整合性に関する主な懸念事項としては、リンギング、クロストーク、グラウンドバウンス、歪み、信号損失、電源ノイズなどがあります。

シグナル インテグリティは、主に、電子製品内で信号を移動させるために使用されるワイヤやその他のパッケージ構造の電気的性能に関係します。このような性能は基本的な物理学の問題であり、電子信号が始まって以来、ほとんど変わっていません。最初の大西洋横断電信ケーブルは深刻なシグナル インテグリティの問題を抱えていましたが、その問題の分析により、電信方程式など、シグナル インテグリティの問題を分析するために現在でも使用されている数学的ツールが数多く生まれました。ワイヤ スプリング リレーをベースにしたウェスタン エレクトリックのクロスバー電話交換機(1940 年頃) のような古い製品も、今日見られるほとんどすべての影響を受けていました。つまり、リンギング、クロストーク、グランド バウンス、および現代のデジタル製品を悩ませている電源ノイズです。

プリント基板では、信号の遷移時間 (立ち上がりと立ち下がり) が基板全体の伝播時間と同程度になり始めたときに、信号の完全性が深刻な問題になりました。大まかに言えば、これは通常、システム速度が数十 MHz を超えたときに発生します。最初は、最も重要な信号、つまり最高速度の信号のうち、詳細な分析や設計が必要なのはごくわずかでした。速度が上がるにつれて、SI 分析と設計手法が必要な信号の割合がどんどん大きくなりました。最新の (> 100 MHz) 回路設計では、基本的にすべての信号を SI を考慮して設計する必要があります。

IC の場合、設計ルールの縮小により SI 解析が必要になりました。現代の VLSI 時代の初期には、デジタル チップの回路設計とレイアウトは手作業で行われていました。抽象化の使用と自動合成技術の適用により、設計者は高級言語を使用して設計を表現し、自動化された設計プロセスを適用して、基礎となる回路の電気的特性をかなり無視して非常に複雑な設計を作成できるようになりました。ただし、スケーリングの傾向 (ムーアの法則を参照) により、最近のテクノロジ ノードでは電気的効果が再び前面に出てきました。テクノロジのスケーリングが 0.25 μm を下回ると、配線遅延はゲート遅延と同等か、それ以上になりました。その結果、タイミングクロージャを達成するには配線遅延を考慮する必要がありました。0.13 μm 以下のナノメートル テクノロジでは、信号間の意図しない相互作用 (クロストークなど) がデジタル設計の重要な考慮事項になりました。これらのテクノロジ ノードでは、ノイズの影響を考慮しなければ、設計のパフォーマンスと正確性を保証することはできません。

この記事の大部分は、現代の電子技術、特に集積回路とプリント回路基板技術の使用に関連した SI についてです。ただし、SI の原理は、使用されている信号技術に限定されるものではありません。SI は、どちらの技術も登場するずっと前から存在しており、電子通信が続く限り存在し続けるでしょう。

現代の集積回路 (IC) における信号整合性の問題は、デジタル設計に多くの重大な影響を及ぼす可能性があります。

• 製品がまったく動作しなくなったり、さらに悪いことに現場で信頼できなくなる可能性があります。
• この設計は機能するかもしれないが、計画よりも遅い速度でしか機能しない
• 利回りは大幅に低下する可能性がある

これらの障害のコストは非常に高く、フォトマスクのコスト、エンジニアリングコスト、 製品導入の遅れによる機会コストが含まれます。そのため、これらの問題を分析、防止、修正するための電子設計自動化( EDA ) ツールが開発されました。^[1]集積回路(IC) では、シグナルインテグリティの問題の主な原因はクロストークです。CMOS テクノロジでは、これは主に結合容量によるものですが、一般的には相互インダクタンス、基板結合、非理想的なゲート動作、およびその他のソースによって引き起こされる可能性があります。修正には通常、ドライバのサイズや配線間隔の変更が含まれます。

アナログ回路では、設計者は熱雑音、フリッカー雑音、ショット雑音などの物理的発生源から発生する雑音にも配慮する必要があります。これらの雑音源は、一方では増幅可能な最小信号の下限を示し、他方では有効な増幅の上限を定義します。

デジタル IC では、対象信号のノイズは主に他の信号のスイッチングによるカップリング効果から生じます。相互接続密度の増加により、各配線の隣接配線が物理的に接近し、隣接するネット間のクロストークが増加します。ムーアの法則に従って回路が縮小し続けると、いくつかの効果が相まってノイズの問題が悪化します。

• 幅が狭くなっても抵抗を許容できる範囲に保つために、最近の配線形状は間隔に比例して太くなっています。これにより、接地容量を犠牲にして側壁容量が増加し、誘導ノイズ電圧（電源電圧の割合として表される）が増加します。
• 技術の微細化により、 MOS トランジスタのしきい値電圧が低下し、しきい値電圧と電源電圧の差も減少し、ノイズ マージンも減少しました。
• ロジック速度、特にクロック速度が大幅に向上したため、遷移 (立ち上がりと立ち下がり) 時間が短くなりました。この遷移時間の短縮は、容量性クロストークの増加と密接に関係しています。また、このような高速化では、配線の誘導特性、特に相互インダクタンスが影響します。

これらの影響により、信号間の相互作用が増加し、デジタル CMOS 回路のノイズ耐性が低下しました。これにより、ノイズはデジタル IC にとって重大な問題となり、すべてのデジタル チップ設計者はテープアウト前にこれを考慮する必要があります。軽減する必要がある懸念事項がいくつかあります。

• ノイズにより、信号が誤った値を取る可能性があります。信号がラッチ（またはサンプリング）されるときに特に問題となります。誤った値がストレージ要素にロードされ、ロジック障害が発生する可能性があるためです。
• ノイズにより、信号が正しい値に安定するまでに時間がかかることがあります。これは、ノイズオン遅延と呼ばれることもあります。
• ノイズ (例: リンギング) により、ゲートの入力電圧がグランド レベル以下に低下したり、電源電圧を超えたりすることがあります。これにより、コンポーネントにストレスがかかってデバイスの寿命が短くなったり、ラッチアップが発生したり、一定期間に 1 回しかサイクルしないはずの信号が複数回サイクルされたりすることがあります。

通常、IC 設計者は SI 検証のために次の手順を実行します。

• レイアウト抽出を実行して、レイアウトに関連する寄生要素を取得します。通常、最悪ケースの寄生要素と最良ケースの寄生要素が抽出され、シミュレーションで使用されます。PCB とは異なり、IC の場合、外部機器を使用した現場測定が非常に難しいため、寄生要素の物理的な測定はほとんど行われません。さらに、測定はチップの作成後に行われるため、発見された問題を修正するには遅すぎます。
• カップリングや電荷共有などのさまざまな種類のノイズを含む、予想されるノイズ イベントのリストを作成します。
• 各ノイズ イベントのモデルを作成します。モデルは、特定のノイズ イベントをモデル化するために必要な精度を備えていることが重要です。
• 各信号イベントごとに、ノイズ イベントが発生するように回路を励起する方法を決定します。
• 必要な数のエフェクト（寄生インダクタンスやキャパシタンス、さまざまな歪みエフェクトなど）を含めて、目的の励起を表すSPICE（または別の回路シミュレータ）ネットリストを作成します。
• SPICEシミュレーションを実行します。シミュレーション結果を分析して、再設計が必要かどうかを判断します。アイパターンを使用して結果を分析したり、タイミングバジェットを計算したりするのが一般的です。^[3]

IC 設計用の最新の信号整合性ツールは、これらすべてのステップを自動的に実行し、設計の健全性を示すレポートや、修正が必要な問題のリストを作成します。ただし、このようなツールは通常、IC 全体ではなく、対象の選択された信号にのみ適用されます。

問題が見つかったら、修正する必要があります。IC オンチップの問題に対する一般的な修正方法は次のとおりです。

• インピーダンスの不連続性を除去します。インピーダンスに大きな変化がある場所を見つけ、パスの形状を調整してインピーダンスをシフトし、パスの残りの部分とよりよく一致するようにします。
• ドライバーの最適化。ドライブが多すぎる場合もあれば、少なすぎる場合もあります。
• バッファ挿入。このアプローチでは、被害者のドライバのサイズを大きくする代わりに、被害者のネットの適切なポイントにバッファが挿入されます。
• アグレッサーのダウンサイジング。これは、ドライバーの強度を低下させることで、攻撃ネットの遷移時間を長くすることで機能します。
• シールドを追加します。クロストークの影響を減らすために、GND シールドと VDD シールドを使用して重要なネットまたはクロック ネットのシールドを追加します (この手法により、配線のオーバーヘッドが発生する可能性があります)。
• ルーティングの変更。ルーティングの変更は、主に分離によって最も厄介なカップリング効果を軽減することで、ノイズ問題を解決するのに非常に効果的です。

これらの修正はそれぞれ、他の問題を引き起こす可能性があります。この種の問題は、設計フローと設計完了の一部として対処する必要があります。設計変更後の再解析は賢明な手段です。

オンダイ終端（ODT）またはデジタル制御インピーダンス（DCI ^{[4] ）は、伝送線路の}インピーダンス整合のための終端抵抗器を、回路基板上に取り付けられた個別のデバイスではなく、半導体チップ内に配置した技術です。受信機からの終端が近いため、2つの間のスタブが短くなり、全体的な信号整合性が向上します。

有線接続の場合、相互接続の飛行時間とビット周期を比較して、インピーダンスが整合した接続が必要か整合していない接続が必要かを判断することが重要です。

相互接続のチャネル飛行時間（遅延）は、FR-4ストリップライン15cm（6インチ）あたり約1nsです（伝播速度は誘電体と形状によって異なります）。^[5]インピーダンス不整合での以前のパルスの反射は、ラインを数回上下に跳ね返った後（つまり、飛行時間のオーダーで）減少します。低ビットレートでは、エコーは自然に減少し、パルスの中間までには問題になりません。インピーダンス整合は必要でも望ましくもありません。FR-4以外の回路基板タイプは多数ありますが、通常は製造コストが高くなります。

2004 年にIntelがPCI-Express標準を導入したことで、ビット レートの上昇への緩やかな傾向が劇的に加速しました。これに続いて、チップ間接続標準の大部分は、並列バスから「レーン」と呼ばれるシリアライザ/デシリアライザ ( SERDES ) リンクへのアーキテクチャ シフトを経験しました。このようなシリアル リンクは、並列バスのクロック スキューを排除し、トレースの数とその結果生じるカップリング効果を減らしますが、これらの利点は、レーンのビット レートの大幅な増加とビット周期の短縮という犠牲を払って得られます。

マルチギガビット/秒のデータレートでは、リンク設計者はインピーダンスの変化（例：トレースがビアでレベルを変える場合、伝送線路を参照）、密集した隣接接続によって誘発されるノイズ（クロストーク）、および金属トレースの表皮効果と誘電正接によって引き起こされる高周波減衰を考慮する必要があります。これらの障害を軽減する技術の例としては、インピーダンス整合を確保するためのビア形状の再設計、差動信号の使用、およびプリエンファシスフィルタリングがそれぞれ挙げられます。^{[6] [7]}

これらの新しいマルチギガビット/秒のビットレートでは、ビット周期が飛行時間よりも短くなります。前のパルスのエコーがメインパルスの上に乗って受信機に到達し、メインパルスを破損する可能性があります。通信工学では、これを符号間干渉 (ISI) と呼びます。信号整合性工学では、通常、アイ クロージャ (アイ ダイアグラムと呼ばれるオシロスコープ トレースの中央の乱雑さを指します) と呼びます。ビット周期が飛行時間よりも短い場合、送信機と相互接続、相互接続セクション同士、相互接続と受信機の電気インピーダンスを整合させるなど、従来のマイクロ波技術を使用して反射を除去することが重要です。ソースまたは負荷による終端は、両端での整合と同義です。選択できる相互接続インピーダンスは、自由空間のインピーダンス (約 377 Ω )、幾何学的フォーム ファクタ、およびストリップライン フィラーの比誘電率の平方根 (通常は比誘電率が約 4 の FR-4) によって制限されます。これらの特性が組み合わさって、トレースの特性インピーダンスが決まります。50Ωはシングルエンドラインに便利な選択肢であり、^{[8]差動の場合は}100Ωが便利です。

マッチングに必要な低インピーダンスの結果として、PCB 信号トレースは、オンチップの信号トレースよりもはるかに多くの電流を流します。この大きな電流は、容量モードではなく、主に磁気モードまたは誘導モードでクロストークを引き起こします。このクロストークに対処するために、デジタル PCB 設計者は、すべての信号の意図された信号パスだけでなく、すべての信号の戻り信号電流のパスにも十分に注意する必要があります。信号自体とその戻り信号電流パスは、誘導性クロストークを同様に生成する可能性があります。差動トレース ペアは、これらの影響を軽減するのに役立ちます。

オンチップ接続とチップツーチップ接続の 3 つ目の違いは、信号導体の断面サイズです。つまり、PCB 導体の方がはるかに大きい (通常、幅100 μm以上) ということです。したがって、PCB トレースの DC での直列抵抗は小さくなります(通常、0.1 Ω/cm)。ただし、パルスの高周波成分は、PCB 材料に関連する表皮効果と誘電損失正接による追加の抵抗によって減衰します。

主な課題は、プロジェクトがコスト重視の消費者向けアプリケーションであるか、パフォーマンス重視のインフラストラクチャアプリケーションであるかによって異なります。^{[9]それぞれ、レイアウト後の広範な検証（} EMシミュレータを使用）とレイアウト前の設計最適化（SPICEとチャネルシミュレータを使用） が必要になる傾向があります。

トレース/ネットワーク上のノイズ レベルは、選択したルーティング トポロジに大きく依存します。ポイントツーポイント トポロジでは、信号は送信機から受信機に直接ルーティングされます (これは、PCIe、RapidIO、ギガビット イーサネット、DDR2 / DDR3 / DDR4 DQ/DQS などに適用されます)。ポイントツーポイント トポロジでは、ライン T (トレースの 2 方向分割) によって大きなインピーダンス マッチが導入されないため、SI の問題は最も少なくなります。

複数のパッケージが同じラインから受信するインターフェイス (バックプレーン構成など) の場合、すべての受信機にサービスを提供するために、ラインをどこかの時点で分割する必要があります。一部のスタブとインピーダンスの不一致が発生すると考えられます。マルチパッケージ インターフェイスには、B LVDS、DDR2/DDR3/DDR4 C/A バンク、RS485、およびCAN バスが含まれます。マルチパッケージ トポロジには、ツリーとフライバイの 2 つがあります。

• レイアウト抽出を実行して、レイアウトに関連する寄生成分を取得します。通常、最悪ケースの寄生成分と最良ケースの寄生成分が抽出され、シミュレーションで使用されます。多くの障害は分散性があるため、抽出には電磁シミュレーション^[10]が使用されます。
• PCBまたはパッケージがすでに存在する場合、設計者はベクトルネットワークアナライザなどの高速計測機器を使用して、接続によって生じる障害を測定することもできます。たとえば、IEEE P802.3apタスクフォースは、測定されたSパラメータをテストケースとして使用し、バックプレーン上の10Gbit/sイーサネットの問題に対する提案されたソリューションを示しています^[11]。
• 正確なノイズ モデリングは必須です。カップリングや電荷共有などのさまざまな種類のノイズを含む、予想されるノイズ イベントのリストを作成します。入力出力バッファ情報仕様(IBIS) または回路モデルを使用して、ドライバとレシーバを表すことができます。
• 各ノイズ イベントごとに、ノイズ イベントが発生するように回路を励起する方法を決定します。
• 必要な励起を表すSPICE (または別の回路シミュレータ)ネットリストを作成します。
• SPICE を実行し、結果を記録します。
• シミュレーション結果を分析して、再設計が必要かどうかを判断します。結果を分析するために、多くの場合、データ アイが生成され、タイミング バジェットが計算されます。データ アイを生成するためのサンプル ビデオは、YouTube の「An Eye is Born」でご覧いただけます。

エンジニアが設計内の各信号に対してこれらすべてのステップを実行し、問題を指摘したり、設計が製造の準備ができているかどうかを確認したりするのに役立つ、特別な目的のEDAツール^[ 12]があります。特定のタスクに最適なツールを選択するには、容量（ノードまたは要素の数）、パフォーマンス（シミュレーション速度）、精度（モデルの品質）、収束性（ソルバーの品質）、機能（非線形か線形か、周波数依存か周波数非依存かなど）、使いやすさなど、それぞれの特性を考慮する必要があります。

IC パッケージまたは PCB 設計者は、次の手法を使用して信号の整合性の問題を解消します。

• クロストークを制御するために信号トレースに隣接してソリッドリファレンスプレーンを配置する
• トレース幅の間隔を基準面に対して制御し、一貫したトレースインピーダンスを作成する
• 終端を使用して呼び出し音を制御する
• クロストークを減らすために、隣接する層に垂直に配線する
• トレース間の間隔を広げてクロストークを減らす
• グランドバウンスを制限するために十分なグランド（および電源）接続を提供する（シグナルインテグリティのこのサブ分野は、パワーインテグリティとして個別に呼ばれることもあります）
• 電源ノイズを抑えるためにソリッドプレーン層で電力を分配する
• 送信機駆動セルにプリエンファシスフィルタを追加する^[13]
• 受信セルにイコライザーを追加する^[13]
• 低ジッタ/位相ノイズのクロックおよびデータリカバリ（CDR）回路の改良^[14]

これらの修正はそれぞれ、他の問題を引き起こす可能性があります。この種の問題は、設計フローと設計完了の一部として対処する必要があります。

• 電力の整合性
• 電磁干渉
• 電磁両立性

• ハワード・ジョンソン、マーティン・グラハム（2002年）。「高速信号伝播：高度な黒魔術」アッパー・サドル・リバー、ニュージャージー：プレンティス・ホールPTR。ISBN 0-13-084408-X。速度と距離の上限までデザインを追求したい経験豊富なデジタル デザイナー向けの上級レベルのリファレンス テキストです。
• Eric Bogatin (2009)。シグナルとパワーインテグリティ - 簡易版、第 2 版。ニュージャージー州アッパーサドルリバー: Prentice Hall。ISBN 978-0-13-234979-62011年9月10日時点のオリジナルよりアーカイブ。裏表紙より: 著者の産業経験と 5,000 人以上のエンジニアを指導してきた仕事に基づいています。
• Stephen H. Hall、Garrett W. Hall、James A. McCall。(2000)。『高速デジタルシステム設計：相互接続理論と設計実践ハンドブック』。ニューヨーク：Wiley。ISBN 0-471-36090-2。
• William J. Dally、John W. Poulton (1999)。デジタルシステムエンジニアリング。ケンブリッジ：ケンブリッジ大学出版局。ISBN 0-521-59292-5。信号の整合性を含むデジタル システムの構築に関する問題に関する教科書。
• ダグラス・ブルックス (2003)。シグナルインテグリティの問題とプリント回路基板の設計。ニュージャージー州アッパーサドルリバー: Prentice Hall PTR。ISBN 0-13-141884-X。この本では、事前の知識がほとんどないことを前提として、電気工学と信号の整合性の原理を基礎レベルから解説します。
• Geoff Lawday、David Ireland、Greg Edlund (2008)。シグナルインテグリティエンジニアの必携：リアルタイムテスト、測定、設計シミュレーション。ニュージャージー州アッパーサドルリバー：Prentice Hall。ISBN 978-0-13-186006-3。
• Raj; A. Ege Engin. (2008).半導体およびシステムの電力整合性モデリングと設計。アッパーサドルリバー、ニュージャージー: Prentice Hall。ISBN 978-0-13-615206-4。現実的なケーススタディとダウンロード可能なソフトウェア例を使用して、2 人の第一人者が、相互接続を設計およびモデル化して、電力を効率的に分配し、ノイズを最小限に抑える今日の最良の手法を実演します。著者は、電力分配設計の核となる概念を慎重に紹介し、ノイズをモデル化するための主要な手法を体系的に提示して比較し、これらの手法を特定のアプリケーションに関連付けます。著者らが示す多くの例は、最も単純なもの (解析方程式を使用して電源ノイズを計算する) から複雑なシステムレベルのアプリケーションまで多岐にわたります。
• PCB 設計者のためのシグナル インテグリティ
• アルテラシグナルインテグリティセンター
• シグナルインテグリティの基本原則
• Agilent EEsof EDA - シグナルインテグリティ解析リソース
• 「設計のヒント: 信号整合性シミュレーションを改善するための計測器のモデル化」、EETimes、John Olah、2007 年 10 月 25 日
• シグナルインテグリティに関するトピックは、2008年2月4日から2008年2月7日まで開催されたDesignCon 2008で議論されました。
• 「シグナル インテグリティの理解 - クロック周波数が増加するにつれて、シグナル インテグリティはより重大な問題になりつつあります」、Eric Bogatin、GigaTest Labs、Agilent アプリケーション ノート 5988-5978EN、2002 年 4 月、8 ページ、PDF、0.9 MB
• 「シグナル インテグリティ解析シリーズ パート 1: シングル ポート TDR、TDR/TDT、および 2 ポート TDR」(Agilent アプリケーション ノート 5989-5763EN、2007 年 2 月、72 ページ、PDF、5.2 MB)
• 「シグナル インテグリティ解析シリーズ パート 2: 4 ポート TDR/VNA/PLTS」(Agilent アプリケーション ノート 5989-5764EN、2007 年 2 月、56 ページ、PDF、3.6 MB)
• 「シグナル インテグリティ解析シリーズ パート 3: ディエンベディングの ABC」(Agilent アプリケーション ノート 5989-5765EN、2007 年 7 月、48 ページ、PDF、2.5 MB)