ソノス

SONOS は、「シリコン–酸化物–窒化物–酸化物–シリコン」の略で、より正確には「多結晶シリコン」—「二酸化シリコン」—「窒化シリコン」—「二酸化シリコン」—「シリコン」であり、^{[1] ：121}は、 1977年にフェアチャイルドカメラアンドインストゥルメントのPCYチェンによって実現されたMOSFET（金属–酸化物–半導体電界効果トランジスタ）の断面構造 です。 ^{[2]この構造は、} EEPROMやフラッシュメモリなどの不揮発性メモリによく使用されます。TFT LCDディスプレイに使用されることもあります。^[3]これはCTF（チャージトラップフラッシュ）バリアント の1つです。電荷蓄積材料として「ポリシリコンベースのFG（フローティングゲート）」の代わりにシリコン窒化物（Si ₃ N ₄またはSi ₉ N ₁₀）を使用する点で、従来の不揮発性メモリ構造と区別されます。^{[4] : 図1} さらなるバリエーションとして「SHINOS」（「シリコン」—「hi-k」—「窒化物」—「酸化物」—「シリコン」）があり、これは上部の酸化物層をhigh-κ材料で置き換えたものである。別の高度なバリエーションとして「MONOS」（「金属–酸化物–窒化物–酸化物–シリコン」）がある。^{[5] : 137  [6] : 66} SONOSベースの製品を提供している企業には、Cypress Semiconductor、Macronix、Toshiba、United Microelectronics Corporation、Floadiaなどがある。 Archived 2022-11-01 at the Wayback Machine。

SONOSメモリセルは、標準的なポリシリコンN チャネルMOSFET トランジスタに、トランジスタのゲート酸化物内に挿入されたシリコン窒化物の小片を追加して形成されます。窒化物の小片は非導電性ですが、静電荷を保持できる多数の電荷トラッピング サイトが含まれています。窒化物層は周囲のトランジスタから電気的に分離されていますが、窒化物に蓄積された電荷は、下にあるトランジスタ チャネルの導電性に直接影響します。酸化物/窒化物のサンドイッチは、通常、厚さ 2 nm の酸化物下層、厚さ 5 nm のシリコン窒化物中間層、および厚さ 5～10 nm の酸化物上層で構成されます。

ポリシリコン制御ゲートに正のバイアスをかけると、トランジスタのソース領域とドレイン領域からの電子が酸化物層を通り抜け、シリコン窒化物に閉じ込められます。これにより、ドレインとソースの間にエネルギー障壁が生じ、しきい値電圧V _t (トランジスタに電流が流れるために必要なゲート-ソース間電圧) が上昇します。制御ゲートに負のバイアスをかけると、電子を再び除去できます。

SONOS メモリ アレイは、水平および垂直の制御線 (ワード線およびビット線) によってアドレス デコーダやセンス アンプなどの周辺回路に接続された SONOS トランジスタのグリッドを作製することによって構築されます。セルを保存または消去した後、コントローラはソース ドレイン ノードに小さな電圧を流すことによってセルの状態を測定できます。電流が流れる場合、セルは「トラップされた電子がない」状態 (論理「1」と見なされます) にある必要があります。電流が流れていない場合、セルは「トラップされた電子がある」状態(論理「0」と見なされます) にある必要があります。必要な電圧は通常、消去状態で約 2 V、プログラム状態で約 4.5 V です。

一般的にSONOSは従来のFG（フローティングゲート）型メモリセルと非常によく似ていますが、 ^{[1] : 117} 、理論的にはより高品質のストレージを提供します。これは、小さな凹凸がある多結晶フィルムと比較して、Si ₃ N ₄フィルムの滑らかな均質性によるものです。フラッシュでは、トランジスタのゲートリード上に非常に高性能な絶縁バリアを構築する必要があり、多くの場合、9つの異なるステップが必要ですが、SONOSの酸化物層は既存のライン上でより簡単に製造でき、CMOSロジックとより簡単に組み合わせることができます。

さらに、従来のフラッシュは、単一の短絡欠陥によってポリシリコンフローティングゲート全体が放電されるため、酸化物欠陥に対する耐性が低くなります^{[要出典] 。SONOS}構造の窒化物は非導電性であるため、短絡は局所的な電荷パッチのみを乱します。新しい絶縁体技術の導入後も、これには7〜12 nm程度の明確な「下限」があり、フラッシュデバイスを約45 nmの線幅よりも小さくすることは困難です。しかし、Intel - Micronグループは、従来のFG技術を使用して16 nmのプレーナフラッシュメモリを実現しました。^{[7] : 13  [8]} 一方、SONOSは、機能するために非常に薄い絶縁体層を必要とするため、ゲート領域がフラッシュよりも小さくなります。これにより、SONOSはより小さな線幅にスケーリングでき、最近の例は40 nmの工場で製造されており、20 nmまでスケーリングできると主張しています。^[9]線幅は、結果として得られるデバイスの全体的なストレージに直接関係し、間接的にコストに関係します。理論的には、SONOSの優れたスケーラビリティにより、より低コストでより大容量のデバイスが実現します。

さらに、書き込み中にゲートをバイアスするために必要な電圧は、従来のフラッシュよりもはるかに小さくなっています。フラッシュに書き込むには、まずチャージ ポンプと呼ばれる別の回路で高電圧を生成し、入力電圧を 9 V ～ 20 V に上げます。このプロセスには時間がかかるため、フラッシュ セルへの書き込みは読み取りよりもはるかに遅く、100 ～ 1000 倍遅くなることがよくあります。高電力のパルスによってセルもわずかに劣化するため、フラッシュ デバイスには、タイプに応じて 10,000 ～ 100,000 回しか書き込むことができません。SONOS デバイスに必要な書き込み電圧は通常 5 ～ 8 V とはるかに低く、同じように劣化することはありません。ただし、SONOS には逆の問題があり、電子が ONO 層に強く閉じ込められ、再び取り除くことができなくなります。長期間使用すると、最終的に十分な数の電子が閉じ込められ、フラッシュの問題と同様に、セルが永久に「0」状態に設定される可能性があります。しかし、^[要出典] SONOSでは10万回の書き込み/消去サイクルが必要となり、^[10] 従来のFGメモリセルに比べて10～100倍悪い結果となります。^[11]

1957年、フロッシュとデリックはベル研究所で最初の二酸化シリコン電界効果トランジスタを製造することに成功しました。これはドレインとソースが表面で隣接した最初のトランジスタでした。^[12]その後、 1960年にダウォン・カーンがベル研究所のチームと共に動作するMOSFETを実証する論文を発表しました。チームには、デバイスを製造したEEラベイトとEIポビロニス、拡散プロセスを開発したMOサーストン、LAダサロ、JRリゲンザ、デバイスの特性を評価したHKガメルとR.リンドナーが含まれていました。^{[13] [14]}

その後、カーンはベル研究所でサイモン・ミン・ゼーとともにフローティングゲートMOSFETを発明し、1967年にフローティングゲート（FG）メモリセルとしての使用を提案した。 ^[15]これは、フローティングゲートMOSFETへの電荷の注入と蓄積に基づく最初の不揮発性メモリの形式であり、 ^[16]後にEPROM（消去可能PROM）、EEPROM（電気的に消去可能なPROM）、フラッシュメモリ技術の基礎となった。^[17]

当時、MNOSトランジスタでは電荷トラッピングが問題となっていたが、1967年6月にジョン・セドンとティン・L・チューは、この問題を利用して不揮発性メモリセルを製造できることを明らかにした。その後、1967年後半に、HAリチャード・ウェゲナー率いるスペリーの研究チームが、金属–窒化物–酸化物–半導体トランジスタ（MNOSトランジスタ）を発明した。^{[18]これは、}酸化物層を窒化物と酸化物の二重層に置き換えたタイプのMOSFETである。^[19] 窒化物は浮遊ゲートの代わりにトラッピング層として使用されたが、浮遊ゲートよりも劣ると考えられていたため、その使用は限られていた。^[20] 電荷トラップ（CT）メモリは、1960年代後半にMNOSデバイスで導入された。 CTメモリはフローティングゲート（FG）メモリと似たデバイス構造と動作原理を持っていたが、主な違いは、FGメモリでは電荷が導電材料（通常はドープされたポリシリコン層）に保存されるのに対し、CTメモリでは誘電体層（通常はシリコン窒化物）内の局所的なトラップに電荷を保存する点である。^[16]

SONOSは1960年代に初めて概念化されました。MONOSは1968年にウェスティングハウスエレクトリックコーポレーションによって実現されました。^{[21] [22]} 1970年代初頭、最初の商用デバイスはPMOSトランジスタと45nmの窒化物ストレージ層を備えた金属窒化物酸化物（MNOS）スタックを使用して実現されました。これらのデバイスの動作には最大30Vが必要でした。1977年、フェアチャイルドカメラアンドインストゥルメントのPCYチェンは、 EEPROM用に30オングストロームの厚さのトンネル二酸化シリコンを使用したSONOS断面構造のMOSFETを発表しました。^[2] NCRコーポレーションの1980年の特許出願によると、SONOS構造では書き込みと消去にそれぞれ+25ボルトと-25ボルトが必要でした。^[23] PMOSベースのMNOS（金属窒化物酸化物半導体）構造により+12Vに改善されました。^[24]

1980年代初頭までに、ポリシリコンNMOSベースの構造が20V未満の動作電圧で使用されていました。1980年代後半から1990年代初頭までに、PMOS SONOS構造は5〜12ボルトの範囲のプログラム/消去電圧を実証しました。^[25]一方、1980年にIntelは、消去と書き込みのサイクル耐久性とデータ保持期間の両方でFLOTOX ^[26]と名付けられた二重層ポリシリコン構造の非常に信頼性の高いEEPROMを実現しました。^[27] SONOSは、過去にPhilips Semiconductors、Spansion、Qimonda、Saifun Semiconductorsによって製造されていました。

2002年、AMDと富士通は、 2003年にSpansionとして設立され、後に2014年にCypress Semiconductorと合併し、 Saifun Semiconductors, Ltd.のNROM技術のライセンスに基づいてSONOSのようなMirrorBit技術を開発した。^{[28] [29] [30]} 2011年現在、Cypress Semiconductorは複数のプロセス用のSONOSメモリを開発し、^[31]他のデバイスに組み込むためのIP として販売を開始した。 ^[32] UMCは2006年から既にSONOSを使用しており^[33]、40nm ^[34]およびその他のノード向けにCypressのライセンスを取得している。 上海華利微電子株式会社（HLMC）も、 40nmと55nmでCypress SONOSを生産すると 発表している^{[35] 。}

2006年、東芝はSi ₉ N ₁₀シリコン窒化物を利用したSONOS構造の新しい二重トンネル層技術を開発した。^{[36] [37]}東芝はまた、20nmノードのNANDゲート型フラッシュメモリ向けにMONOS（「金属-酸化物-窒化物-酸化物-シリコン」）構造を研究している。^[38]ルネサスエレクトロニクスは40nmノード時代にMONOS構造を採用している。^{[39] [40] : 5}これはTSMC とのコラボレーションの結果である。^[41]

一方、他の企業は依然としてFG (フローティング ゲート)構造を使用しています。^{[42] : 50} たとえば、GlobalFoundries は、 40 nm 製品にフローティング ゲート ベースのスプリット ゲートSuperFlash ESF3セルを使用しています。 ^[43] FG (フローティング ゲート) 型フラッシュ メモリの新しい構造のいくつかは、現在も集中的に研究されています。^[44] 2016 年、GlobalFoundries は、 FG ベースの 2.5V 組み込みフラッシュ マクロを開発しました。^[45] 2017 年、富士通は、 1980 年にIntel が開発したFG ベースのESF3/FLOTOX構造^{[26] [27]を、}組み込み不揮発性メモリソリューション用にSilicon Storage Technologyからライセンス供与すると発表しました。^{[46] [47] [48]} 2016 年の時点で、Intel - Micronグループは、3 次元 NAND フラッシュ メモリで従来の FG 技術を維持することを明らかにしました。^[7] また、16 nm 平面 NAND フラッシュにも FG 技術を使用しています。^[8]

• 多結晶シリコン
• 二酸化ケイ素
• 窒化シリコン
• シリコン
• MOSFET
• チャージトラップフラッシュ
• フローティングゲートMOSFET
• EEPROM
• フラッシュメモリ

• Chen, PCY (1977). 「しきい値変更可能な Si ゲート MOS デバイス」. IEEE Transactions on Electron Devices . 24 (5): 584– 586. Bibcode :1977ITED...24..584C. doi :10.1109/T-ED.1977.18783. S2CID  25586393.
• White, MH; Adams, DA; Murray, JR; Wrazien, S.; Yijie Zhao; Yu Wang; Khan, B.; Miller, W.; Mehrotra, R. (2004)。「宇宙および軍事システム向けスケールド SONOS EEPROM メモリ デバイスの特性」。議事録。2004 IEEE 計算システム バイオインフォマティクス カンファレンス。pp.  51– 59。doi : 10.1109 /NVMT.2004.1380804。ISBN 0-7803-8726-0. S2CID  3034615。
• Gutmann (2001) 論文: 「半導体デバイスにおけるデータ残留」 | USENIX