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SONOS（シリコン酸化物窒化物酸化物シリコンの略）は、より正確には「多結晶シリコン」—「二酸化ケイ素」—「窒化ケイ素」—「二酸化ケイ素」—「シリコン」であり、[ 1 ] : 121は、 1977 年にフェアチャイルド カメラ アンド インスツルメンツの PCY Chen によって実現されたMOSFET（金属酸化物半導体電界効果トランジスタ）の断面構造 です。 [ 2 ]この構造は、 EEPROMやフラッシュ メモリなどの不揮発性メモリによく使用されます。TFT LCDディスプレイに使用されることもあります。[ 3 ] これは、CTF（電荷トラップ フラッシュ）のバリアントの 1 つです。電荷蓄積材料として「ポリシリコンベースのFG（フローティング ゲート） 」の代わりに窒化ケイ素（Si 3 N 4または Si 9 N 10 ）を使用することで、従来の不揮発性メモリ構造と区別されます。[ 4 ] :図 1 さらに別のバリアントとして「SHINOS」（「シリコン」—「hi-k」—「窒化物」—「酸化物」—「シリコン」）があり、これは最上層の酸化膜を高誘電率材料で置き換えたものです。別の高度なバリアントとして「MONOS」（「金属–酸化物–窒化物–酸化物–シリコン」）があります。[ 5 ] : 137 [ 6 ] : 66 SONOS ベースの製品を提供している企業には、Cypress Semiconductor、Macronix、Toshiba、United Microelectronics Corporation、Floadiaなどがあります。2022 年 11 月 1 日にWayback Machineにアーカイブされました。
SONOSメモリセルは、標準的なポリシリコンNチャネルMOSFETトランジスタに、ゲート酸化膜内に挿入された薄い窒化シリコン層を追加することで形成されます。この窒化シリコン層は非導電性ですが、静電荷を保持できる多数の電荷トラップサイトを含んでいます。窒化層は周囲のトランジスタから電気的に絶縁されていますが、窒化層に蓄積された電荷は、下にあるトランジスタチャネルの導電率に直接影響を与えます。酸化膜／窒化膜サンドイッチ構造は、通常 、厚さ2nmの酸化膜下層、厚さ5nmの 窒化シリコン中間層、および厚さ5～10nmの 酸化膜上層から構成されます。
ポリシリコン制御ゲートに正のバイアスを印加すると、トランジスタのソース領域とドレイン領域からの電子が酸化膜層をトンネル効果で通過し、窒化シリコン層に捕捉されます。これにより、ドレインとソースの間にエネルギー障壁が形成され、しきい値電圧Vt （トランジスタに電流が流れるために必要なゲート・ソース間電圧）が上昇します。制御ゲートに負のバイアスを印加することで、電子を再び除去することができます。
SONOSメモリ配列は、SONOSトランジスタのグリッドを作製し、水平および垂直の制御線（ワード線とビット線）でアドレスデコーダやセンスアンプなどの周辺回路に接続することによって構築されます。コントローラは、セルを保存または消去した後、ソース・ドレイン間に小さな電圧を印加することでセルの状態を測定できます。電流が流れる場合、セルは「電子が捕捉されていない」状態であり、これは論理値「1」とみなされます。電流が検出されない場合、セルは「電子が捕捉されている」状態であり、これは「0」状態とみなされます。必要な電圧は、通常、消去状態では約2V、プログラム状態では約4.5Vです。
一般的にSONOSは従来のFG（フローティングゲート）タイプのメモリセル[ 1 ] : 117と非常によく似ていますが、理論的にはより高品質のストレージを提供します。これは、微細な不規則性を持つ多結晶膜と比較して、 Si3N4膜 の滑らかな均質性によるものです。フラッシュでは、トランジスタのゲートリード上に非常に高性能な絶縁バリアを構築する必要があり、多くの場合9つの異なるステップが必要ですが、SONOSの酸化膜層は既存のラインでより簡単に製造でき、CMOSロジックとより簡単に組み合わせることができます。
さらに、従来のフラッシュは酸化膜欠陥に対する耐性が低く、単一の短絡欠陥によってポリシリコン浮遊ゲート全体が放電されます。SONOS構造の窒化物は非導電性であるため、短絡は局所的な電荷パッチのみを乱します。新しい絶縁技術が導入されても、これには7～12 nm付近の明確な「下限」があり、フラッシュデバイスを約45 nmの線幅よりも小さくすることは困難です。しかし、Intel - Micronグループは、従来のFG技術で16 nmのプレーナーフラッシュメモリを実現しました。 [ 7 ]： 13 [ 8 ] 一方、SONOSは動作するために非常に薄い絶縁層を必要とするため、ゲート領域はフラッシュよりも小さくなります。これにより、SONOSはより小さな線幅にスケーリングすることができ、最近の例では40 nmファブで製造されており、20 nmまでスケーリングできると主張しています。[ 9 ]線幅は、結果として得られるデバイスの全体的なストレージに直接関係し、間接的にコストに関係します。理論的には、SONOSの優れた拡張性により、より低コストでより大容量のデバイスが実現するだろう。
さらに、書き込み時にゲートをバイアスするために必要な電圧は、従来のフラッシュメモリよりもはるかに小さい。フラッシュメモリに書き込むには、まずチャージポンプと呼ばれる別の回路で高電圧を発生させ、入力電圧を9Vから20Vに上げる。このプロセスには時間がかかるため、フラッシュセルへの書き込みは読み出しよりもはるかに遅く、多くの場合100倍から1000倍遅い。高電力パルスはセルをわずかに劣化させるため、フラッシュデバイスは種類にもよるが、10,000回から100,000回しか書き込みできない。SONOSデバイスは、通常5～8Vというはるかに低い書き込み電圧しか必要とせず、同じように劣化しない。ただし、SONOSは逆の問題を抱えており、電子がONO層に強く捕捉され、再び除去できなくなる。長期間使用すると、最終的に捕捉された電子が十分に蓄積され、フラッシュメモリと同様にセルが永久的に「0」状態になる可能性がある。しかし、SONOSでは、これには約10万回の書き込み/消去サイクルが必要であり、[ 10 ] 従来のFGメモリセルと比較して10～100倍劣る。[ 11 ]
1957年、フロッシュとデリックはベル研究所で最初の二酸化ケイ素電界効果トランジスタを製造することに成功した。これはドレインとソースが表面で隣接している最初のトランジスタであった。[ 12 ]その後、ダウォン・カンは1960年にベル研究所のチームとともに動作するMOSFETを実証する論文を発表した。そのチームには、デバイスを製造したEEラベイトとEIポビロニス、拡散プロセスを開発したMOサーストン、LAダサロ、JRリゲンザ、そしてデバイスの特性評価を行ったHKグメルとR.リンドナーが含まれていた。[ 13 ] [ 14 ]
その後、カンはベル研究所でサイモン・ミン・スゼと共にフローティングゲートMOSFETを発明し、1967年にフローティングゲート（FG）メモリセルとしての使用を提案した。 [ 15 ]これは、フローティングゲートMOSFETへの電荷の注入と蓄積に基づく最初の不揮発性メモリであり、 [ 16 ]後にEPROM（消去可能PROM）、EEPROM（電気的に消去可能PROM）、フラッシュメモリ技術の基礎となった。[ 17 ]
当時、MNOSトランジスタでは電荷トラップが問題となっていたが、1967年6月にジョン・セドンとティン・L・チューは、この困難を利用して不揮発性メモリセルを製造できることを明らかにした。その後、1967年後半に、 HAリチャード・ウェゲナー率いるスペリーの研究チームが金属窒化物酸化物半導体トランジスタ（MNOSトランジスタ）を発明した[ 18 ]。これは、酸化膜層が窒化物と酸化物の二重層に置き換えられたMOSFETの一種である[ 19 ] 。窒化物はフローティングゲートの代わりにトラップ層として使用されたが、フローティングゲートよりも劣ると考えられたため、その使用は限定的であった[ 20 ] 。電荷トラップ（CT）メモリは、1960年代後半にMNOSデバイスとともに導入された。デバイス構造と動作原理はフローティングゲート（FG）メモリに似ているが、主な違いは、FGメモリでは電荷が導電性材料（通常はドーピングされたポリシリコン層）に蓄積されるのに対し、CTメモリでは電荷が誘電体層（通常は窒化ケイ素製）内の局所トラップに蓄積される点である。[ 16 ]
SONOSは1960年代に初めて概念化されました。MONOSは1968年にウェスティングハウス・エレクトリック社によって実現されました。[ 21 ] [ 22 ] 1970年代初頭には、PMOSトランジスタと45nmの窒化物記憶層を持つ金属窒化物酸化物（MNOS）スタックを使用した最初の商用デバイスが実現されました 。これらのデバイスは動作に最大30Vを必要としました。1977年、フェアチャイルド・カメラ・アンド・インスツルメンツ社のPCY Chenは、 EEPROM用に30オングストローム厚のトンネル型二酸化ケイ素を持つSONOS断面構造MOSFETを発表しました。[ 2 ] 1980年のNCR社の特許出願によると、SONOS構造は書き込みと消去にそれぞれ+25ボルトと-25ボルトを必要としました。[ 23 ] これはPMOSベースのMNOS（金属窒化物酸化物半導体）構造によって+12Vに改善されました。[ 24 ]
1980年代初頭までに、20V以下の動作電圧でポリシリコンNMOSベースの構造が使用されるようになりました。1980年代後半から1990年代初頭にかけて、PMOS SONOS構造は5～12ボルトの範囲のプログラム/消去電圧を示しました。 [ 25 ]一方、1980年に、インテルは消去および書き込みサイクルの耐久性とデータ保持期間の両方でFLOTOXと呼ばれる2層ポリシリコン構造で非常に信頼性の高いEEPROMを実現しました。[ 26 ] SONOSは 過去にPhilips Semiconductors、Spansion、Qimonda、Saifun Semiconductorsによって製造されました。
2002年、AMDと富士通は、2003年にSpansionとして設立され、後に2014年にCypress Semiconductorと合併し、 Saifun Semiconductors, Ltd.のNROM技術のライセンスに基づいてSONOSのようなMirrorBit技術を開発しました。[ 28 ] [ 29 ] [ 30 ] 2011年現在、Cypress Semiconductorは複数のプロセス向けにSONOSメモリを開発し、[ 31 ]他のデバイスに組み込むためのIP として販売を開始しました。 [ 32 ] UMCは2006年からSONOSを使用しており[ 33 ] 、40 nm [ 34 ]や他のノード向けにCypressのライセンスを取得しています。上海華力微電子有限公司（HLMC）も40 nmと55 nmでCypress SONOSを生産すると発表しました[ 35 ]。
2006年、東芝はSi9N10窒化ケイ素を利用したSONOS構造の新しい二重トンネル層技術を開発しました。[ 36 ] [ 37 ]東芝はまた、 20nmノードNANDゲート型フラッシュメモリ向けにMONOS（「金属酸化物窒化物酸化物シリコン」）構造を研究しています。[ 38 ]ルネサスエレクトロニクスは40nmノード時代にMONOS構造を使用しています。[ 39 ] [ 40 ] : 5これはTSMC との共同研究の結果です。[ 41 ]
他の企業も依然としてFG（フローティングゲート）構造を使用しています。[ 42 ] : 50 例えば、GlobalFoundriesは、 40 nm製品にフローティングゲートベースの分割ゲートSuperFlash ESF3セルを使用しています。 [ 43 ] FG（フローティングゲート）タイプのフラッシュメモリの新しい構造は、依然として集中的に研究されています。[ 44 ] 2016年、GlobalFoundriesはFGベースの2.5V組み込みフラッシュマクロを開発しました。[ 45 ] 2017年、富士通は、組み込み不揮発性メモリソリューション向けに、 元々は1980年にIntelによって開発されたFGベースのESF3/FLOTOX構造[ 26 ] [ 27 ]をSilicon Storage Technologyからライセンス供与すると発表しました。[ 46 ] [ 47 ] [ 48 ] 2016年現在、Intel - Micronグループは、3次元NANDフラッシュメモリに従来のFG技術を維持していることを明らかにしています。[ 7 ] また、16 nm プレーナー NAND フラッシュにも FG 技術を使用しています。[ 8 ]
{{cite journal}}ISBN /日付の不一致（ヘルプ）初期化手順 (ステップ 1、4、7)、すなわち初期書き込み状態および消去状態のしきい値電圧を取得する手順では、室温でメモリ FET のゲートにそれぞれ +25 ボルトを 3 秒間、-25 ボルトを 3 秒間印加した。この初期化中は、ソース、ドレイン、および基板はすべて接地されていた。
Intel 2816 は FLOTOX 構造を使用しており、これは文献で詳細に議論されています。基本的には、図 1 に示すように、フローティング ポリシリコン ゲートと N+ 領域の間に 200Å 未満の厚さの酸化膜を使用しています。