ハイパートランスポート

HyperTransport ( HT ) は、以前はLightning Data Transportと呼ばれていた、コンピュータプロセッサを相互接続するための技術です。これは、2001 年 4 月 2 日に導入された、双方向シリアル/パラレルの高帯域幅、低遅延の ポイントツーポイントリンクです。 ^[1] HyperTransport コンソーシアム は、HyperTransport 技術の推進と開発を担当しています。

HyperTransport は、 Athlon 64からAMD FXまでのAMD中央処理装置(CPU)および関連するマザーボードチップセットのシステム バスアーキテクチャとして最もよく知られています。HyperTransport は、 IBMおよびAppleのPower Mac G5マシンや、多数の最新のMIPSシステムでも使用されています。

現在の仕様である HTX 3.1 は、2014 年の高速 (2666 および 3200  MT /s、つまり約 10.4 GB/s および 12.8 GB/s) DDR4 RAM と低速 (約 1 GB/s [1] 高性能PCIe SSD ULLtraDIMMフラッシュ RAM に類似) テクノロジ^{[明確化が必要]に対して依然として競争力があります。これは、共通の CPU バス上で、どの Intel}フロントサイド バスよりも広範囲の RAM 速度を実現するものです。Intel テクノロジでは、RAM の各速度範囲に独自のインターフェイスが必要なため、マザーボードのレイアウトはより複雑になりますが、ボトルネックが少なくなります。26 GB/s の HTX 3.1 は、提案されている最高速で動作する DDR4 スティックを最大 4 本まで統合バスとして動作させることができます。

HyperTransport には 1.x、2.0、3.0、3.1 の 4 つのバージョンがあり、200 MHzから3.2 GHz で動作します。また、これは DDR または「ダブル データ レート」接続でもあり、クロック信号の立ち上がりエッジと立ち下がりエッジの両方でデータを送信することを意味します。これにより、3.2 GHz で動作しているときに最大 6400 MT/s のデータ レートが可能になります。現在のコンピューティングでは、動作周波数はマザーボード チップセット (ノース ブリッジ) によって自動的にネゴシエートされます。  

HyperTransport は、リンクあたり 2 ～ 32 ビットの自動ネゴシエーション ビット幅をサポートします。HyperTransport バスごとに 2 つの単方向リンクがあります。バージョン 3.1 の登場により、完全な32 ビットリンクを使用し、完全な HyperTransport 3.1 仕様の動作周波数を利用することで、理論上の転送速度は 1 方向あたり 25.6  GB /秒 (3.2 GHz × クロック サイクルあたり 2 回の転送 × リンクあたり 32 ビット)、つまり合計スループットは 51.2 GB/秒となり、PC ワークステーションやサーバーの既存のバス標準のほとんどよりも高速になり、高性能コンピューティングやネットワーキングのバス標準のほとんどよりも高速になります。

1 つのシステム構成で、別の CPU への16 ビットリンク 1 つと周辺機器への8 ビットリンク 1 つなど、さまざまな幅のリンクを混在させることができます。これにより、 CPU間の相互接続の幅を広げ、必要に応じて周辺機器への帯域幅の低い相互接続が可能になります。また、リンク分割もサポートされており、1 つの 16 ビット リンクを 2 つの 8 ビット リンクに分割できます。このテクノロジは、オーバーヘッドが低いため、通常、他のソリューションよりもレイテンシが低くなります。

電気的には、HyperTransportは1.2Vで動作する低電圧差動信号（LVDS）に似ています。 ^[2] HyperTransport 2.0では、ポストカーソル送信機デエンファシスが追加されました。HyperTransport 3.0では、スクランブルと受信機位相調整、およびオプションの送信機プリカーサーデエンファシスが追加されました。

HyperTransport はパケットベースで、リンクの物理的な幅に関係なく、各パケットは32 ビットワードのセットで構成されます。パケットの最初のワードには常にコマンド フィールドが含まれます。多くのパケットには 40 ビットのアドレスが含まれます。64 ビットのアドレス指定が必要な場合は、追加の 32 ビット制御パケットが先頭に追加されます。データ ペイロードは制御パケットの後に送信されます。転送は、実際の長さに関係なく、常に 32 ビットの倍数にパディングされます。

HyperTransport パケットは、ビット タイムと呼ばれるセグメントで相互接続に入ります。必要なビット タイムの数は、リンク幅によって異なります。HyperTransport は、システム管理メッセージング、割り込みの通知、隣接するデバイスまたはプロセッサへのプローブの発行、I/Oトランザクション、および一般的なデータ トランザクションもサポートしています。サポートされている書き込みコマンドには、posted と non-posted の 2 種類があります。posted 書き込みでは、ターゲットからの応答は必要ありません。これは通常、均一なメモリ アクセストラフィックや直接メモリ アクセス転送などの高帯域幅デバイスで使用されます。non-posted 書き込みでは、"target done" 応答の形式で受信側からの応答が必要です。読み取りにも、読み取りデータを含む応答が必要です。HyperTransport は、PCI コンシューマ/プロデューサ順序付けモデルをサポートしています。

HyperTransport は、 Advanced Configuration and Power Interface仕様に準拠しているため、電源管理も容易です。つまり、プロセッサのスリープ状態 (C 状態) の変化は、デバイス状態 (D 状態) の変化を通知できます (例: CPU がスリープ状態になるとディスクの電源がオフになる)。HyperTransport 3.0 では、集中型電源管理コントローラが電源管理ポリシーを実装できるようにするための機能がさらに追加されました。

HyperTransport の主な用途は、Intel プロセッサの種類ごとに異なるIntel 定義のフロントサイド バスを置き換えることです。たとえば、 PentiumはPCI Expressバスに直接接続できず、最初にアダプタを介してシステムを拡張する必要があります。独自のフロントサイド バスは、 AGPや PCI Expressなどのさまざまな標準バス用のアダプタを介して接続する必要があります。これらは通常、それぞれのコントローラ機能、つまりノースブリッジとサウスブリッジに含まれています。

対照的に、HyperTransport は複数の企業からなるコンソーシアムによって公開されたオープン仕様です。単一の HyperTransport アダプタ チップは、HyperTransport 対応の幅広いマイクロプロセッサで動作します。

AMD は、Opteron 、 Athlon 64、Athlon II、Sempron 64、Turion 64、Phenom、Phenom II、FXファミリのマイクロプロセッサ のフロントサイド バスを HyperTransport で置き換えました。

HyperTransport のもう 1 つの用途は、NUMA マルチプロセッサコンピュータの相互接続です。AMD は、OpteronおよびAthlon 64 FX ( Dual Socket Direct Connect (DSDC) Architecture )プロセッサ ラインのDirect Connect Architecture の一部として、独自のキャッシュ コヒーレンシ拡張機能を備えた HyperTransport を使用しました。EPYC サーバー CPU で使用される Infinity Fabric は、HyperTransport のスーパーセットです。NewisysのHORUS相互接続は、この概念を大規模なクラスターに拡張します。3Leaf Systems の Aqua デバイスは、CPU、メモリ、および I/O を仮想化して相互接続します。

HyperTransport は、ルーターやスイッチのバスとしても使用できます。ルーターやスイッチには複数のネットワーク インターフェイスがあり、これらのポート間でデータをできるだけ高速に転送する必要があります。たとえば、4 ポートの 1000  Mbit /sイーサネットルーターには、最大 8000 Mbit/s の内部帯域幅 (1000 Mbit/s × 4 ポート × 2 方向) が必要ですが、HyperTransport はこのアプリケーションに必要な帯域幅を大幅に超えています。ただし、4 + 1 ポートの 10 Gb ルーターには、100 Gbit/s の内部帯域幅が必要です。これに 802.11ac 8 アンテナと WiGig 60 GHz 標準 (802.11ad) を追加すると、HyperTransport はより実現可能になります (必要な帯域幅に 20 ～ 24 レーンを使用)。

CPU とコプロセッサ間のレイテンシと帯域幅の問題は、通常、実際の実装における大きな障害となってきました。HyperTransportバスにアクセスでき、マザーボードに統合できるFPGAなどのコプロセッサが登場しました。主要メーカー ( AlteraとXilinx ) の現在の世代の FPGA は、HyperTransport インターフェイスを直接サポートし、IP コアも用意されています。XtremeData, Inc. や DRC などの企業は、これらの FPGA (DRC の場合は Xilinx) を採用し、FPGA を Opteron ソケットに直接差し込むことができるモジュールを作成しています。

AMD は、プラグイン カードとコプロセッサでの HyperTransport の使用をさらに促進するために、2006 年 9 月 21 日にTorrenzaというイニシアチブを開始しました。このイニシアチブにより、XtremeData や DRC などのプラグイン ボードに「Socket F」が開放されました。

HyperTransport コンソーシアムは、スロットベースの周辺機器を HyperTransport インターフェイスを使用してマイクロプロセッサに直接接続できるようにするコネクタ仕様を発表しました。これは、Hyper Transport e X pansion ( HTX ) と呼ばれています。16 レーンのPCI Expressスロットと同じ機械コネクタの逆インスタンス (および電源ピン用の x1 コネクタ) を使用する HTX により、CPU への直接アクセスとシステムRAMへのDMA をサポートするプラグイン カードの開発が可能になります。このスロットの最初のカードは、QLogic InfiniPath InfiniBand HCA でした。IBM やHPなどによって、HTX 準拠のシステムがリリースされています。

オリジナルのHTX規格は16 ビットと800MHzに制限されています 。^[3]

2008年8月、HyperTransportコンソーシアムはHTX3をリリースしました。これはHTXのクロックレートを2.6GHz（5.2GT/s、10.7GTi、実データレート5.2GHz、編集レート3MT/s）に拡張し、下位互換性を維持しています。^[4]

「DUT」テストコネクタ^[5]は、標準化された機能テストシステムの相互接続を可能にするために定義されています。

• AMD AMD64およびダイレクトコネクトアーキテクチャベースのCPU
• AMDチップセット
  • AMD-8000 シリーズ
  • AMD 480 シリーズ
  • AMD 580 シリーズ
  • AMD 690 シリーズ
  • AMD 700 シリーズ
  • AMD 800 シリーズ
  • AMD 900 シリーズ
• ATIチップセット
  • AMD プロセッサ向けATI Radeon Xpress 200
  • AMD プロセッサ向けATI Radeon Xpress 3200
• Broadcom (当時はServerWorks ) HyperTransport SystemI/O コントローラ
  • HT-2000
  • HT-2100
• Cisco QuantumFlow プロセッサ
• OpenCoresプロジェクトの ht_tunnel (MPL ライセンス)
• IBM CPC925 および CPC945 ( PowerPC 970 ノースブリッジ) チップセット
• Loongson -3 MIPSプロセッサ
• Nvidia nForce チップセット
  • nForceおよびnForce2シリーズ (ノースブリッジとサウスブリッジ間のリンク)
  • nForce Professional MCP (メディアおよび通信プロセッサ)
  • nForce 3シリーズ
  • nForce 4シリーズ
  • nForce 500 シリーズ
  • nForce 600 シリーズ
  • nForce 700 シリーズ
  • nForce 900 シリーズ
• PMC-Sierra RM9000X2 MIPS CPU
• パワーマックG5 ^[6]
• Razaスレッドプロセッサ
• BroadcomのSiByte MIPS CPU
• Transmeta TM8000 Efficeon CPU
• VIAチップセット K8 シリーズ

* AMD Athlon 64、Athlon 64 FX、Athlon 64 X2、Athlon X2、Athlon II、Phenom、Phenom II、Sempron、Turionシリーズ以降では、1 つの 16 ビット HyperTransport リンクを使用します。AMD Athlon 64 FX ( 1207 )、Opteron では、最大 3 つの 16 ビット HyperTransport リンクを使用します。これらのプロセッサ リンクの一般的なクロック レートは、800 MHz ～ 1 GHz (754/939/940 リンク上の古いシングル ソケット システムおよびマルチ ソケット システム) および 1.6 GHz ～ 2.0 GHz (AM2+/AM3 リンク上の新しいシングル ソケット システム - ほとんどの新しい CPU は 2.0  GHz を使用) です。HyperTransport 自体は 32 ビット幅のリンクに対応していますが、その幅は現在どの AMD プロセッサでも使用されていません。ただし、一部のチップセットでは、プロセッサで使用される 16 ビット幅さえ使用されていません。これらには、Nvidia nForce3 150、nForce3 Pro 150、ULi M1689 が含まれます。これらは 16 ビットの HyperTransport ダウンストリーム リンクを使用しますが、HyperTransport アップストリーム リンクは 8 ビットに制限されます。

ハイパートランスポートを指すHTの使用と、その後の Pentium 4 ベースおよび新しい Nehalem および Westmere ベースの Intel Core マイクロプロセッサ上の Intel のハイパースレッディング機能を指す HT の使用との間に^、マーケティング上の混乱が生じています^[要^出典] 。ハイパースレッディングは、正式にはハイパースレッディングテクノロジ( HTT ) またはHT テクノロジーと呼ばれています。この混乱の可能性があるため、HyperTransport Consortiumでは常に「HyperTransport」という表記を使用しています。

Infinity Fabric ( IF ) は、AMDが2016年にGPUとCPUの相互接続として発表したHyperTransportのスーパーセットです。また、CPUとGPU間の通信用のチップ間相互接続としても使用でき( Heterogeneous System Architecture )、 Infinity Architectureと呼ばれる構成です。^{[7] [8] [9]}同社によると、Infinity Fabricは30  GB/sから512  GB/sまで拡張可能で、 2017年にリリースされたZenベースのCPUとVega GPUで使用される予定です。

Zen およびZen+ CPU では、「SDF」データ相互接続は DRAM メモリ クロック (MEMCLK) と同じ周波数で実行されます。これは、異なるクロック速度によって生じる遅延をなくすための決定です。その結果、より高速な RAM モジュールを使用すると、バス全体が高速になります。リンクは HT と同様に 32 ビット幅ですが、元の 2 と比較して 1 サイクルあたり 8 回の転送 (128 ビット パケット) が行われます。電気的な変更により、電力効率が向上しました。^[10] Zen 2およびZen 3 CPUでは、IF バスは別のクロックで実行され、DRAM クロックに対して 1:1 または 2:1 の比率になっています。これは、Zen の初期の問題で高速 DRAM が IF 速度に影響し、システムの安定性に影響するからです。バス幅も 2 倍になっています。^[11] Zen 4以降の CPUでは、IF バスは DRAM に対して非同期クロックで実行できるため、DDR5 が実現できるより高速なクロック速度を実現できます。^[12]

• 弾性インターフェースバス
• ファイバーチャネル
• フロントサイドバス
• インテル QuickPath インターコネクト
• インターフェースビットレートのリスト
• PCIエクスプレス
• ラピッドIO
• アゲサ

• HyperTransport Consortium (ホーム)、2008年8月22日時点のオリジナルからアーカイブ、2002年11月2日取得
• 「テクノロジー」、ハイパートランスポート^{[永久リンク切れ]}。
• 「技術仕様」、HyperTransport、2008 年 8 月 22 日のオリジナルからアーカイブ
• Center of Excellence for HyperTransport (ドイツ語)、Uni HD、2008 年 10 月 29 日のオリジナルからアーカイブ、 2008 年9 月 4 日取得