パワーMOSFET

パワーMOSFET

表面実装パッケージD2PAKに収められた 2 つのパワー MOSFET 。これらの各コンポーネントは、適切なヒートシンクを使用することで、120ボルトのブロッキング電圧 と 30アンペアの連続電流 に耐えることができます。
動作原理	半導体

パワーMOSFET は、高レベルの電力を処理するために設計された、特殊なタイプの金属酸化物半導体電界効果トランジスタ(MOSFET) です。絶縁ゲート バイポーラ トランジスタ(IGBT) やサイリスタなどの他のパワー半導体デバイスと比較すると、主な利点は、スイッチング速度が速く、低電圧での効率が良いことです。IGBT と絶縁ゲートを共有しているため、駆動が容易です。ゲインが低くなる可能性があり、場合によってはゲート電圧を制御対象の電圧よりも高くする必要があることもあります。

パワーMOSFETの設計は、1960年代から集積回路の製造に使用されてきたMOSFETとCMOS技術の進化によって可能になりました。パワーMOSFETは、低電力版であるラテラルMOSFETと動作原理を共有しています。パワーエレクトロニクスで一般的に使用されているパワーMOSFETは、標準MOSFETから改良され、1970年代に商業的に導入されました。^[2]

パワーMOSFETは、ゲート駆動電力が低く、スイッチング速度が速く、^[3]高度な並列処理が容易、^{[3] [4]}帯域幅が広く、堅牢で、駆動が容易で、バイアスが簡単で、適用が容易で、修理が容易なため、世界で最も一般的なパワー半導体デバイスです。^{[4]特に、最も広く使用されている低電圧（200 V未満）スイッチです。ほとんどの}電源、DC-DCコンバータ、低電圧モーターコントローラー、その他多くのアプリケーション など、幅広いアプリケーションで使用されています。

MOSFETは1955年から1960年にかけてベル研究所で発明されました。^{[5] [6] [7] [8] [9] [10]これは}パワーエレクトロニクスにおける画期的な進歩でした。MOSFETの世代により、電源設計者はバイポーラトランジスタでは不可能なレベルの性能と密度を実現できるようになりました。^[11]

1969年、日立は最初の縦型パワーMOSFETを発表しました。^[12]これは後にVMOS （V溝MOSFET）として知られるようになります。 ^[13]同年、自己整合ゲートを備えたDMOS（二重拡散MOSFET）が電気技術研究所（ETL）の樽井勇、林勇、関川俊弘によって初めて報告されました。 ^{[14] [15]} 1974年、東北大学の西澤潤一はオーディオ用のパワーMOSFETを発明し、それはすぐにヤマハ株式会社によってハイファイオーディオアンプ用に製造されました。JVC、パイオニア株式会社、ソニー、東芝も1974年にパワーMOSFETを使用したアンプの製造を開始しました。 ^[16]シリコニクスは1975年にVMOSを商業的に発表しました。^[13]

VMOSとDMOSは、VDMOS（縦型DMOS）として知られるものに発展しました。^[16] HPラボのジョン・モールの研究チームは1977年にDMOSのプロトタイプを製造し、より低いオン抵抗とより高いブレークダウン電圧を含むVMOSに対する利点を実証しました。^[13]同年、日立はプレーナ型のDMOSであるLDMOS（横型DMOS）を発表しました。日立は1977年から1983年の間唯一のLDMOSメーカーであり、その間、LDMOSはHHエレクトロニクス（Vシリーズ）やアシュリーオーディオなどのメーカーのオーディオパワーアンプに使用され、音楽や拡声システムに使用されました。^{[16] 1995年に}2Gデジタルモバイルネットワークが導入されると、LDMOSは2G、 3G、^[17]、4Gなどのモバイルネットワークで最も広く使用されるRFパワーアンプになりました。^[18]

アレックス・リドウは1977年にスタンフォード大学でトム・ハーマンと共同で六角形のパワーMOSFETであるHexFETを発明した。 ^{[19] [20]} HexFETは1978年にインターナショナル・レクティファイアー社によって商品化された。 ^{[13] [20]}パワーMOSFETとバイポーラ接合トランジスタ（BJT）の両方の要素を組み合わせた絶縁ゲートバイポーラトランジスタ（IGBT）は、 1977年から1979年にかけてゼネラル・エレクトリック社でジャヤント・バリガによって開発された。 ^[21]

スーパージャンクションMOSFETは、N−エピタキシャル層を貫通するP+柱を使用するタイプのパワーMOSFETです。P層とN層を積み重ねるというアイデアは、1978年に大阪大学の城田昭三と金田茂雄によって初めて提案されました。 ^[22]フィリップスのデビッド・J・コーは、1984年に米国特許を申請し、p型とn型の層を交互に配置したスーパージャンクションMOSFETを発明し、1988年に特許を取得しました。^[23]

パワーMOSFETは、世界で最も広く使用されている電力半導体デバイスです。^[3] 2010年現在^{[アップデート]}、パワーMOSFETはパワートランジスタ市場の53％を占めており、絶縁ゲートバイポーラトランジスタ（27％）、RFパワーアンプ（11％）、バイポーラ接合トランジスタ（9％）を上回っています。^[24] 2018年現在^{[アップデート]}、500億個を超えるパワーMOSFETが年間出荷されています。^[25]これらには、2017年2月までに1000億個以上を販売したトレンチパワーMOSFET、^[26]や、2019年時点で50億個を販売したSTマイクロエレクトロニクス^{[アップデート]}のMDmesh（スーパージャンクションMOSFET）が含まれます。^[22]

パワーMOSFETは幅広い民生用電子機器に広く使用されています。^{[27] [28]}

RF DMOSはRFパワーMOSFETとも呼ばれ、無線周波数（RF）アプリケーション向けに設計されたDMOSパワートランジスタの一種です。さまざまな無線およびRFアプリケーションで使用されます。 ^{[29] [30]}

パワーMOSFETは輸送技術において広く使用されており^{[31] [32] [33]}、これには幅広い種類の車両が含まれます。

自動車業界では[ ^{34] [35] [36]パワーMOSFETが}車載電子機器に広く使用されています。^{[37] [38] [27]}

パワー MOSFET (DMOS、LDMOS、VMOSを含む) は、他のさまざまなアプリケーションで一般的に使用されています。

最初の商用パワー MOSFET が導入された 1970 年代には、いくつかの構造が検討されました。しかし、それらのほとんどは (少なくとも最近まで) 放棄され、代わりに垂直拡散 MOS ( VDMOS ) 構造 (二重拡散 MOS または単にDMOSとも呼ばれる) とLDMOS (横方向拡散 MOS) 構造が採用されました。

VDMOS の断面 (図 1 を参照) は、デバイスの「垂直性」を示しています。ソース電極がドレインの上に配置されているため、トランジスタがオン状態のときに主に垂直方向に電流が流れることがわかります。VDMOS の「拡散」は製造プロセスを指します。P ウェル (図 1 を参照) は拡散プロセスによって得られます (実際には P 領域と N ⁺領域を得るための二重拡散プロセスであるため、二重拡散と呼ばれます)。

パワー MOSFET は、横型 MOSFET とは異なる構造を持っています。ほとんどのパワー デバイスと同様に、その構造は垂直であり、平面ではありません。平面構造では、電流定格とブレークダウン電圧定格は両方ともチャネル寸法 (それぞれチャネルの幅と長さ) の関数であるため、「シリコンの不動産」の使用効率は低くなります。垂直構造では、トランジスタの電圧定格はN エピタキシャル層のドーピングと厚さの関数 (断面を参照) であり、電流定格はチャネル幅の関数です。これにより、トランジスタはコンパクトなシリコン片内で高いブロッキング電圧と高電流の両方を維持できます。

LDMOSは横型構造のパワーMOSFETです。主にハイエンドオーディオパワーアンプ^[16]や、2G、3G、^[17]、4Gなどの無線セルラーネットワークのRFパワーアンプに使用されています。^[18]その利点は、飽和領域（バイポーラ接合トランジスタの線形領域に相当）で垂直MOSFETよりも優れた動作をすることです。垂直MOSFETはスイッチングアプリケーション用に設計されているため、オンまたはオフの状態でのみ使用されます。

パワー MOSFET がオン状態の場合 (動作モードについてはMOSFET を参照)、ドレイン端子とソース端子の間で抵抗動作が示されます。図 2 を見ると、この抵抗 (「オン状態のドレイン - ソース抵抗」の略で R _DSonと呼ばれます) は、多くの基本的な寄与の合計であることが分かります。

• R _Sはソース抵抗です。パッケージのソース端子から MOSFET のチャネルまでの抵抗すべてを表します。ワイヤボンド、ソースメタライゼーション、N ⁺ウェルの抵抗です。
• R _ch。これはチャネル抵抗です。これはチャネル幅に反比例し、特定のダイ サイズの場合はチャネル密度に反比例します。チャネル抵抗は低電圧 MOSFET の R _DSonの主な要因の 1 つであり、チャネル密度を高めるためにセル サイズを縮小する集中的な作業が行われてきました。
• R _aはアクセス抵抗です。これは、ゲート電極の真下にあるエピタキシャル ゾーンの抵抗を表します。この領域では、電流の方向が水平 (チャネル内) から垂直 (ドレイン コンタクトに対して) に変わります。
• R _{JFET は}、前述のセル サイズの縮小による悪影響です。P インプラント (図 1 を参照) は寄生JFETトランジスタのゲートを形成し、電流の幅を狭める傾向があります。
• R _{n は}エピタキシャル層の抵抗です。この層の役割はブロッキング電圧を維持することなので、R _{n は}デバイスの電圧定格に直接関係します。高電圧 MOSFET には、厚く低ドープ層、つまり高抵抗層が必要ですが、低電圧トランジスタには、高ドープレベル、つまり低抵抗層の薄い層だけが必要です。結果として、R _{n は}高電圧 MOSFET の抵抗の主な要因となります。
• R _{Dはドレインの R S}に相当します。これはトランジスタ基板の抵抗 (図 1 の断面は実際の縮尺ではなく、最下部の N ⁺層が最も厚い) とパッケージ接続の抵抗を表します。

パワー MOSFET は、オフ状態では PIN ダイオード (P ⁺拡散、N ⁻エピタキシャル層、および N ⁺基板で構成) と同等です。この高度に非対称な構造に逆バイアスをかけると、空間電荷領域は主に低濃度ドープ側、つまりN ⁻層上に広がります。つまり、この層は MOSFET のオフ状態のドレイン - ソース間電圧のほとんどに耐える必要があります。

しかし、MOSFET がオン状態のとき、この N ⁻層は機能しません。さらに、この領域は低濃度ドープされているため、その固有抵抗は無視できず、MOSFET のオン状態のドレイン - ソース間抵抗 (R _DSon ) に加算されます (これは図 2 の R _{n抵抗です)。}

トランジスタのブレークダウン電圧と R _{DSon の両方を左右する主なパラメータは、ドーピング レベルと N} ⁻エピタキシャル層の厚さの 2 つです。層が厚く、ドーピング レベルが低いほど、ブレークダウン電圧は高くなります。逆に、層が薄く、ドーピング レベルが高いほど、R _{DSon は}低くなります(したがって、MOSFET の伝導損失は低くなります)。したがって、MOSFET の設計では、電圧定格とオン状態抵抗の間にトレードオフがあることがわかります。^{[引用が必要]}これは、図 3 のグラフで示されています。

^{図 1 では、ソース メタライゼーションが N +}および P ⁺インプラントの両方を接続しているのがわかりますが、MOSFET の動作原理では、ソースを N ⁺ゾーンに接続することのみが必要です。ただし、そうすると、N ドープ ソースとドレインの間にフローティング P ゾーンができてしまい、ベースが接続されていないNPN トランジスタと同等になります。特定の条件 (ドレイン電流が高い場合、オン状態のドレインからソースへの電圧が数ボルトのオーダーの場合) では、この寄生 NPN トランジスタがトリガーされ、MOSFET が制御不能になります。P インプラントをソース メタライゼーションに接続すると、寄生トランジスタのベースがエミッタ (MOSFET のソース) に短絡され、誤ったラッチが防止されます。ただし、このソリューションでは、MOSFET のドレイン(カソード) とソース (アノード) の間にダイオードが作成され、一方向の電流しかブロックできなくなります。

ボディ ダイオードは、 H ブリッジやハーフ ブリッジなどの構成で誘導負荷のフリーホイール ダイオードとして使用できます。これらのダイオードは通常、順方向電圧降下がかなり大きいですが、大電流を処理でき、多くのアプリケーションで十分なため、部品数を減らしてデバイスのコストとボード スペースを削減できます。効率を高めるために、同期整流を使用してボディ ダイオードが電流を伝導する時間を最小限に抑えることがよくあります。

パワー MOSFET はユニポーラであるため、非常に高速にスイッチングできます。実際、バイポーラ デバイスのように少数キャリアを除去する必要はありません。整流速度の唯一の本質的な制限は、MOSFET の内部容量によるものです (図 4 を参照)。これらの容量は、トランジスタが切り替わるときに充電または放電する必要があります。ゲート容量を流れる電流は外部ドライバ回路によって制限されるため、このプロセスは比較的低速になる可能性があります。この回路は、実際にはトランジスタの整流速度を決定します (電源回路のインダクタンスが十分に低いと仮定)。

MOSFET のデータシートでは、静電容量は C _iss (入力静電容量、ドレインとソース端子が短絡)、C _oss (出力静電容量、ゲートとソースが短絡)、C _rss (逆伝達静電容量、ソースがグランドに接続) と呼ばれることがよくあります。これらの静電容量と以下に説明する静電容量の関係は次のとおりです。

$${\displaystyle {\begin{matrix}C_{iss}&=&C_{GS}+C_{GD}\\C_{oss}&=&C_{GD}+C_{DS}\\C_{rss}&=&C_{GD}\end{matrix}}}$$

ここで、C _GS、C _GD、C _{DS は}それぞれゲート・ソース間、ゲート・ドレイン間、ドレイン・ソース間の容量です (下記参照)。メーカーは、トランジスタ上で直接測定できるC _iss、C _oss、C _{rssを引用することを好みます。ただし、C GS}、C _GD、C _{DS の}方が物理的な意味に近いため、この記事の残りの部分ではこれらを使用します。

C _{GS容量は、C oxN+}、C _oxP、および C _oxmの並列接続によって構成されます(図 4 を参照)。N ⁺領域と P 領域は高濃度にドープされているため、最初の 2 つの容量は一定と見なすことができます。C _{oxm は(ポリシリコン) ゲートと (金属) ソース電極間の容量であるため、これも一定です。したがって、C GS を}一定の容量と見なすのが一般的です。つまり、その値はトランジスタの状態に依存しません。

C _GD容量は、2 つの基本容量の直列接続として考えることができます。最初の容量は、ゲート電極、二酸化シリコン、および N エピタキシャル層の上部によって構成される酸化物容量 (C _{oxD ) です。この値は一定です。2 番目の容量 (C GDj ) は、MOSFET がオフ状態のときに}空間電荷ゾーンが拡張することによって発生します。したがって、ドレインからゲートへの電圧に依存します。このことから、C _GDの値は次のようになります。

$${\displaystyle C_{GD}={\frac {C_{oxD}\times C_{GDj}\left(V_{GD}\right)}{C_{oxD}+C_{GDj}\left(V_{GD}\right)}}}$$

空間電荷領域の幅は^{[39]で与えられる。}

$${\displaystyle w_{GDj}={\sqrt {\frac {2\epsilon _{Si}V_{GD}}{qN}}}}$$

ここで、はシリコンの誘電率、 q は電子の電荷、 N はドーピングレベルです。 C _GDjの値は、平面コンデンサの式を使用して近似できます。 ${\displaystyle \epsilon _{Si}}$

$${\displaystyle C_{GDj}=A_{GD}{\frac {\epsilon _{Si}}{w_{GDj}}}}$$

ここで、A _{GD は}ゲートとドレインの重なり部分の表面積です。したがって、次の式が成り立ちます。

$${\displaystyle C_{GDj}\left(V_{GD}\right)=A_{GD}{\sqrt {\frac {q\epsilon _{Si}N}{2V_{GD}}}}}$$

_{C GDj} (および C _GD ) は、ゲート・ドレイン間電圧によって値が決まる静電容量であることが分かります。この電圧が増加すると、静電容量は減少します。MOSFET がオン状態のとき、C _{GDj は}シャントされるため、ゲート・ドレイン間静電容量は一定値の C _{oxDに等しくなります。}

ソースメタライゼーションが P ウェルと重なるため (図 1 を参照)、ドレイン端子とソース端子はPN 接合によって分離されます。したがって、C _{DS は}接合容量です。これは非線形容量であり、その値は C _GDjと同じ式を使用して計算できます。

動作させるには、MOSFET を外部回路に接続する必要があります。ほとんどの場合、ワイヤ ボンディングが使用されます(代替技術も検討されています)。これらの接続には寄生インダクタンスが発生しますが、これは MOSFET 技術に固有のものではありませんが、高速整流のため重要な影響があります。寄生インダクタンスは電流を一定に保ち、トランジスタのターンオフ時に過電圧を生成する傾向があるため、整流損失が増加します。

寄生インダクタンスは MOSFET の各端子に関連付けられます。寄生インダクタンスはそれぞれ異なる影響を及ぼします。

• ゲートインダクタンスは、ゲートの電流勾配が比較的緩やかなので、ほとんど影響を及ぼしません（数百ナノヘンリーより低いと仮定）。ただし、場合によっては、ゲートインダクタンスとトランジスタの入力容量が発振器を構成することがあります。これは、非常に高い整流損失（デバイスの破壊に至る）につながるため、回避する必要があります。一般的な設計では、寄生インダクタンスは、この現象を防ぐのに十分低く抑えられています。
• ドレインインダクタンスは、MOSFET がオンになるとドレイン電圧を下げる傾向があるため、ターンオン損失が減少します。ただし、ターンオフ時に過電圧が発生するため、ターンオフ損失が増加します。
• ソース寄生インダクタンスはドレインインダクタンスと同じ動作をしますが、さらにフィードバック効果により整流時間が長くなり、整流損失が増加します。
  • 高速ターンオンの開始時には、ソース インダクタンスにより、ソース (ダイ上) の電圧とゲート電圧が急上昇する可能性があります。内部 V _GS電圧はより長い時間低いままになるため、ターンオンが遅れます。
  • 高速ターンオフの開始時に、ソースインダクタンスを流れる電流が急激に減少すると、その両端の電圧が負になり（パッケージ外部のリードに対して）、内部の V _GS電圧が上昇し、MOSFET がオンのままになり、ターンオフが遅れます。

ゲート酸化物は非常に薄い (100 nm 以下) ため、限られた電圧しか維持できません。データシートでは、メーカーが最大ゲート - ソース電圧を約 20 V と記載していることが多く、この制限を超えるとコンポーネントが破損する可能性があります。さらに、ゲート - ソース電圧が高いと MOSFET の寿命が大幅に短くなり、R _{DSon の}低減にはほとんどメリットがありません。

この問題に対処するために、ゲート ドライバ回路がよく使用されます。

パワー MOSFET には、ドレインからソースへの最大電圧 (電源オフ時) が指定されており、この電圧を超えるとブレークダウンが発生する可能性があります。ブレークダウン電圧を超えるとデバイスが導通し、過剰な電力消費によりデバイスやその他の回路要素が損傷する可能性があります。

ドレイン電流は、通常、特定の指定値 (最大連続ドレイン電流) 未満に抑える必要があります。非常に短い時間でより高い値に達することもあります (最大パルス ドレイン電流、さまざまなパルス期間で指定される場合もあります)。ドレイン電流は、ボンド ワイヤなどの内部コンポーネントの抵抗損失による加熱や、金属層での エレクトロマイグレーションなどの他の現象によって制限されます。

デバイスが確実に機能するためには、MOSFET の接合温度( T _J ) が、MOSFET のダイ レイアウトとパッケージング材料によって決まる指定された最大値以下に保たれる必要があります。パッケージングは​​、成形コンパウンドと (使用されている場合) エポキシの特性により、最大接合温度を制限することがよくあります。

最大動作周囲温度は、消費電力と熱抵抗によって決まります。接合部からケースまでの熱抵抗はデバイスとパッケージに固有のものであり、ケースから周囲までの熱抵抗は、ボード/取り付けレイアウト、ヒートシンク領域、空気/流体の流れに大きく依存します。

電力消費の種類は、連続的かパルス的かに関わらず、熱質量特性により最大動作温度に影響します。一般に、特定の電力消費に対するパルス周波数が低いほど、デバイスを冷却するための間隔が長くなるため、最大動作周囲温度が高くなります。フォスター ネットワークなどのモデルを使用して、電力過渡現象からの温度ダイナミクスを分析できます。

安全動作領域は、パワーMOSFETが損傷を受けることなく処理できるドレイン電流とドレイン・ソース間電圧の組み合わせ範囲を定義します。これは、これら2つのパラメータによって定義される平面内の領域としてグラフで表されます。ドレイン電流とドレイン・ソース間電圧は、それぞれ最大値以下に抑える必要がありますが、それらの積は、デバイスが処理できる最大電力消費量以下に抑える必要があります。したがって、デバイスは最大電流と最大電圧で同時に動作することはできません。^[40]

パワー MOSFET の等価回路は、1 つの MOSFET と寄生 BJT の並列接続で構成されます。BJT がオンになると、ゲートで制御できないためオフにすることはできません。この現象は「ラッチアップ」と呼ばれ、デバイスの破壊につながる可能性があります。BJT は、p 型ボディ領域での電圧降下によってオンになることがあります。ラッチアップを回避するために、ボディとソースは通常、デバイス パッケージ内で短絡されます。

前述のように、パワー MOSFET の電流処理能力はゲート チャネル幅によって決まります。ゲート チャネル幅は、図の断面の 3 番目の寸法 (Z 軸) です。

コストとサイズを最小限に抑えるには、トランジスタのダイ領域をできるだけ小さく保つことが重要です。そのため、チャネル表面積の幅を広げる、つまり「チャネル密度」を高めるための最適化が開発されました。これらは主に、MOSFET ダイの領域全体にセル構造を繰り返し作成することで構成されます。これらのセルにはいくつかの形状が提案されていますが、最も有名なのは International Rectifier の HEXFET デバイスで使用されている六角形です。

チャネル密度を高めるもう 1 つの方法は、基本構造のサイズを小さくすることです。これにより、一定の表面積にセルの数が増え、チャネル幅が広くなります。ただし、セルのサイズが小さくなると、すべてのセルの適切な接触を確保することが難しくなります。これを克服するために、「ストリップ」構造がよく使用されます (図を参照)。これは、チャネル密度の点で同等の解像度のセル構造よりも効率は低くなりますが、より狭いピッチに対応できます。平面ストライプ構造のもう 1 つの利点は、十分な順方向バイアスによって寄生バイポーラ トランジスタがオンになるアバランシェ ブレークダウン イベント中に故障しにくいことです。セル構造では、いずれかのセルのソース端子の接触が不十分な場合、アバランシェ ブレークダウン イベント中に寄生バイポーラ トランジスタがラッチオンする可能性が高くなります。このため、平面ストライプ構造を使用する MOSFET は、極端な熱応力によるアバランシェ ブレークダウン中にのみ故障します。^[41]

P 基板 MOSFET (多くの場合 PMOS と呼ばれる) は、反対のドーピング タイプ (図 1 の断面図で P の代わりに N、N の代わりに P) を持つ MOSFET です。この MOSFET は、P ⁻エピタキシーを備えた P タイプ基板を使用して作られています。チャネルは N 領域にあるため、このトランジスタは負のゲート - ソース間電圧によってオンになります。このため、このトランジスタは、スイッチの端子の 1 つが入力電圧のハイ サイドに接続されている降圧コンバータに適しています。N-MOSFET の場合、この構成では に等しい電圧をゲートに印加する必要がありますが、P-MOSFET では を超える電圧は必要ありません。 ${\displaystyle V_{in}+V_{GS}}$${\displaystyle V_{in}}$

このタイプの MOSFET の主な欠点は、電子よりも移動度がはるかに低い正孔を電荷キャリアとして使用するため、オン状態のパフォーマンスが低いことです。抵抗率は移動度に直接関係するため、特定の PMOS デバイスの抵抗率は、同じ寸法の N-MOSFET の 3 倍になります。 ${\displaystyle R_{DSon}}$

VMOS構造はゲート領域にV溝を持ち、最初の商用デバイスに使用されました。^[42]

このパワー MOSFET 構造はトレンチ MOS とも呼ばれ、ゲート電極はシリコンにエッチングされたトレンチに埋め込まれています。これにより、垂直チャネルが形成されます。この構造の主な利点は、JFET 効果がないことです。この構造の名前は、トレンチが U 字型であることに由来しています。

特に 500 V を超える電圧では、 CoolMOS 製品を製造するInfineon Technologiesなどの一部のメーカーが電荷補償原理を採用し始めています。この技術により、高電圧 MOSFET のデバイス抵抗に最も大きく寄与する (95% 以上) エピタキシャル層の抵抗を 5 分の 1 以下に低減できます。

ルネサス エレクトロニクスは、スーパージャンクション MOSFET の製造効率と信頼性の向上を目指し、ディープ トレンチ プロセス技術によるスーパージャンクション構造を開発しました。この技術では、低不純物の N 型材料にトレンチをエッチングして P 型領域を形成します。このプロセスにより、マルチレベル エピタキシャル成長手法に固有の問題が克服され、極めて低いオン抵抗と内部容量の低減が実現します。

スーパージャンクション構造では、pn接合面積が拡大するため、従来のプレーナ型パワーMOSFETに比べて逆回復時間は短くなりますが、逆回復電流は大きくなります。

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ウィキメディア・コモンズには、パワー MOSFETに関連するメディアがあります。

• Baliga, B. Jayant (1996).パワー半導体デバイス. PWS Publishing. ISBN 9780534940980。