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半導体エレクトロニクス製造技術において、自己整合ゲートとは、 MOSFET（金属酸化膜半導体電界効果トランジスタ）のゲート電極をソース領域とドレイン領域のドーピング用マスクとして用いるトランジスタ製造手法である。この技術により、ゲートがソース領域とドレイン領域の端部に自然かつ正確に整合することが保証される。
MOSトランジスタにおける自己整合ゲートの使用は、1970年代のコンピューティング能力の大幅な向上につながった重要な技術革新の一つである。自己整合ゲートは、現代のほとんどの集積回路製造プロセスにおいて現在でも使用されている。
集積回路（IC、または「チップ」）は、シリコンディスク（「ウェーハ」と呼ばれる）の表面に複数の層を積層する多段階プロセスで製造されます。各層は、ウェーハにフォトレジストを塗布し、ステンシル状の「マスク」を通して紫外線を照射することでパターン形成されます。プロセスによっては、光に照射されたフォトレジストが硬化または軟化し、いずれの場合も軟化した部分は洗い流されます。その結果、ウェーハ表面に微細なパターンが形成され、最上層の一部が露出し、残りの部分はフォトレジストで保護されます。
次に、ウェーハは、フォトレジストで保護されていない部分に材料を添加または除去するさまざまなプロセスにかけられます。一般的なプロセスの一つでは、ウェーハを約1000℃に加熱し、ドーピング材料（一般的にはホウ素またはリン）を含むガスに曝露します。このドーピング材料はシリコンの電気的特性を変化させます。これにより、ドーパントの種類や量に応じて、シリコンは電子ドナー、電子レセプター、またはほぼ絶縁体になります。典型的なICでは、このプロセスを用いて、ICの主要構成要素である個々のトランジスタが製造されます。
MOSFETでは、トランジスタはソース、ドレイン、ゲートの3つの部分から構成されています（図を参照）。名称にある「電界効果」とは、ゲートに電圧を印加した際に生じる導電率の変化を指します。重要な点は、この電界によってソースとドレインを隔てる「チャネル」領域がソース・ドレインと同じ性質を持つようになり、トランジスタが「オン」になることです。ゲートからドレインへは電流が流れないため、FETのスイッチングエネルギーは、ゲート（またはベース）が電流と一直線上にあった従来のバイポーラ接合トランジスタに比べて非常に小さくなっています。
初期のMOSFET製造方法では、ゲートは660℃で溶融するアルミニウムで作られていたため、約1000℃で全てのドーピング工程が完了した後の最終段階の一つとして成膜する必要があった。
まず、ウェハ全体を、正の「p」バイアスまたは負の「n」バイアスのいずれかの特定の電気的特性を持つように選択します。図では、ベース材料が「p」であるため、チャネルは「n」になります。これはnチャネルまたはnMOSとして知られています。次に、マスクを使用して、トランジスタの負の「n」セクションが配置される領域を作成します。次に、ウェハを約1000℃に加熱し、ウェハの表面に拡散して「n」セクションを生成するドーピングガスにさらします。次に、ウェハの上に絶縁材料（二酸化ケイ素）の薄い層を成長させます。最後に、新しいフォトリソグラフィ工程で、絶縁層の上にゲートをパターニングします。ゲートが実際に下にあるソースとドレインと重なるようにするには、ゲート材料をnセクション間のギャップよりも広くする必要があります。通常は最大3倍です。これはスペースを無駄にし、ゲートとソース・ドレインの間に余分な容量を生み出します。この寄生容量により、クリーンなスイッチングを確保するためにチップ全体を高電力レベルで駆動する必要があり、効率が悪くなります。さらに、ゲートと下層のソース・ドレインとの位置ずれのばらつきは、チップが正常に動作している場合でも、チップ間のばらつきが大きいことを意味します。
自己整合ゲートは、いくつかの段階を経て現在の形に発展した。この進歩の鍵となったのは、高濃度ドープされたポリシリコンがアルミニウムに代わるのに十分な導電性を持つことが発見されたことである。これにより、ゲート層は多段階製造プロセスのどの段階でも作成できるようになった。[ 1 ]： p.1（図1.1参照）
自己整合プロセスでは、主要なゲート絶縁層がプロセスの開始直後に形成されます。次に、ゲートが堆積され、その上にパターン形成されます。次に、ソース・ドレインがドーピングされます（ポリシリコンの場合は、ゲートも同時にドーピングされます）。したがって、ソース・ドレインパターンは、ソースとドレインの外側のエッジのみを表し、これらのセクションの内側のエッジはゲート自体によってマスクされます。結果として、ソースとドレインはゲートに「自己整合」します。常に完璧な位置にあるため、ゲートを必要以上に広くする必要はなく、寄生容量が大幅に削減されます。アライメント時間とチップ間のばらつきも同様に削減されます。[ 2 ]
アルミニウム、モリブデン、アモルファスシリコンなど、さまざまなゲート材料を用いた初期の実験を経て、半導体業界は多結晶シリコン（ポリシリコン）を用いた自己整合ゲート、いわゆるシリコンゲート技術（SGT）または「自己整合シリコンゲート」技術をほぼ全面的に採用しました。この技術は、寄生容量の低減以外にも多くの利点がありました。SGTの重要な特徴の一つは、トランジスタが最高品質の熱酸化膜（既知の絶縁体の中でも最も優れたものの一つ）の下に完全に埋め込まれていることであり、従来の技術や他の材料を用いた自己整合ゲートでは実現不可能な新しいタイプのデバイスの作成を可能にしました。特に重要なのは、イメージセンサーに使用される電荷結合素子（CCD）や、フローティングシリコンゲート構造を用いた不揮発性メモリデバイスです。これらのデバイスは、固体電子工学で実現可能な機能の範囲を劇的に拡大しました。
自己整合ゲートを作るためには、いくつかの革新が必要でした。[ 3 ]
これらの技術革新以前には、自己整合ゲートは金属ゲートデバイスで実証されていたが、その真の影響はシリコンゲートデバイスに及んだ。
アルミニウムゲートMOSプロセス技術は、MOSトランジスタのソース領域とドレイン領域の定義とドーピングから始まり、続いてトランジスタの薄膜酸化膜領域を定義するゲートマスクが作製されました。さらに、追加のプロセス工程を経て、薄膜酸化膜領域上にアルミニウムゲートが形成され、デバイスの製造が完了しました。ゲートマスクとソースマスクおよびドレインマスクとの位置ずれは避けられないため、最悪の位置ずれの場合でも薄膜酸化膜領域がソースとドレインを確実に接続できるように、ゲート領域とソース領域およびドレイン領域との間にかなり大きな重なり領域が必要でした。この要件により、ゲート酸化膜マスクとソースマスクおよびドレインマスクとの位置ずれに応じて、ゲート・ソース間およびゲート・ドレイン間の寄生容量が大きく、ウェハごとに変動することになりました。その結果、製造される集積回路の速度に望ましくないばらつきが生じ、寄生容量を最小限に抑えることができれば理論的に可能な速度よりもはるかに低い速度になってしまいました。性能に最も悪影響を及ぼすオーバーラップ容量は、ゲート・ドレイン間寄生容量Cgdであり、これはよく知られているミラー効果により、トランジスタのゲート・ソース間容量を、そのトランジスタが属する回路のゲインにCgdを乗じた値だけ増加させる。その結果、トランジスタのスイッチング速度が著しく低下する。
1966年、ロバート・W・バウアーは、ゲート電極を先に定義すれば、ゲートとソースおよびドレイン間の寄生容量を最小限に抑えるだけでなく、位置ずれにも影響を受けにくくなることに気づいた。彼は、アルミニウムゲート電極自体をマスクとして使用してトランジスタのソースおよびドレイン領域を定義する方法を提案した。しかし、アルミニウムはソースおよびドレイン接合部の従来のドーピングに必要な高温に耐えられないため、バウアーはイオン注入という新しいドーピング技術を使用することを提案した。これは、彼が勤務していたヒューズ・エアクラフト社でまだ開発中で、他の研究所ではまだ利用できなかった技術である。バウアーのアイデアは概念的には正しかったが、実際にはうまくいかなかった。トランジスタを適切にパッシベーションし、イオン注入によってシリコン結晶構造に生じた放射線損傷を修復することは不可能だったからである。これらの2つの操作には、アルミニウムゲートが耐えられる温度を超える温度が必要だったからである。したがって、彼の発明は原理実証にはなったものの、バウアーの方法を用いた商用集積回路は製造されなかった。より耐火性の高いゲート材料が必要だった。
1967年、ベル研究所のジョン・C・サラスとその共同研究者らは、アルミニウムゲートを真空蒸着アモルファスシリコン製の電極に置き換え、動作する自己整合ゲートMOSトランジスタの作製に成功した。しかし、このプロセスは原理実証に過ぎず、個別トランジスタの製造にのみ適しており、集積回路には適用できなかった。そのため、研究者らはそれ以上の研究を進めなかった。
1968年当時、MOS業界では高しきい値電圧（HVT）のアルミニウムゲートトランジスタが主流であり、 MOS集積回路の速度向上と消費電力低減のために低しきい値電圧（LVT）MOSプロセスが求められていました。アルミニウムゲートの低しきい値電圧トランジスタでは[100]シリコン配向が必要でしたが、この配向では寄生MOSトランジスタ（フィールド酸化膜上のアルミニウムが2つの接合部をブリッジすることで形成されるMOSトランジスタ）のしきい値電圧が低すぎました。寄生しきい値電圧を電源電圧以上に上げるには、フィールド酸化膜下の特定の領域でN型ドーピング濃度を上げる必要があり、これは当初、いわゆるチャネルストッパーマスクの使用によって、後にイオン注入によって実現されました。
SGTは、商用MOS集積回路の製造に使用された最初のプロセス技術であり、1960年代には業界全体で広く採用されました。1967年後半、フェアチャイルド・セミコンダクターの研究開発ラボでレス・ヴァダスに報告していたトム・クラインは、高濃度P型ドープシリコンとN型シリコンの仕事関数の差が、アルミニウムと同一のN型シリコンの仕事関数の差よりも1.1ボルト低いことに気づきました。これは、シリコンゲートのMOSトランジスタのしきい値電圧が、同じ出発材料で製造されたアルミニウムゲートのMOSトランジスタのしきい値電圧よりも1.1ボルト低くなることを意味していました。したがって、[111]シリコン配向の出発材料を使用することで、チャネルストッパーマスクやフィールド酸化膜へのイオン注入を使用せずに、適切な寄生しきい値電圧と低しきい値電圧の両方を備えたトランジスタを同時に実現することができました。したがって、P型ドープシリコンゲートを用いることで、自己整合型ゲートトランジスタを作製できるだけでなく、高しきい値電圧プロセスと同じシリコン配向を用いることで、低しきい値電圧プロセスも実現可能となる。
1968年2月、フェデリコ・ファギンはレス・ヴァダシュの研究グループに加わり、低しきい値電圧の自己整合ゲートMOSプロセス技術の開発を担当することになった。ファギンの最初の仕事は、アモルファスシリコンゲート用の精密エッチング溶液を開発することであり、その後、シリコンゲートを備えたMOS ICを製造するためのプロセスアーキテクチャと詳細な処理手順を確立した。彼はまた、金属を使用せずにアモルファスシリコンとシリコン接合部を直接接触させる「埋め込みコンタクト」という技術を発明した。この技術により、特にランダムロジック回路において、はるかに高い回路密度を実現することが可能になった。
ファギンは、自身が設計したテストパターンを用いてプロセスを検証・特性評価した後、1968年4月までに最初の動作するMOSシリコンゲートトランジスタとテスト構造を製作した。その後、シリコンゲートを用いた最初の集積回路であるフェアチャイルド3708を設計した。これは、デコードロジックを備えた8ビットアナログマルチプレクサであり、フェアチャイルド・セミコンダクター社が厳しい仕様のために製造に苦労した金属ゲートの量産ICであるフェアチャイルド3705と同じ機能を持っていた。
1968年7月に3708が利用可能になったことで、その後の数ヶ月間、プロセスをさらに改善するための基盤が築かれ、1968年10月には最初の3708サンプルが顧客に出荷され、1968年末までに一般市場で商業的に利用可能となった。1968年7月から10月にかけて、ファギンはプロセスにさらに2つの重要なステップを追加した。
シリコンゲートの採用により、MOSトランジスタの長期信頼性はすぐにバイポーラICと同等のレベルに達し、MOS技術の普及における大きな障害の一つが取り除かれた。
1968年末までに、シリコンゲート技術は目覚ましい成果を上げていた。3708は3705とほぼ同じ面積になるように設計されており、3705と同じ製造装置を使用できるように配慮されていたが、実際にはもっと小型化することも可能だった。それでも、3708は3705に比べて優れた性能を発揮した。動作速度は5倍速く、リーク電流は約100分の1に抑えられ、アナログスイッチを構成する大型トランジスタのオン抵抗は3分の1に低減されていた。[ 4 ]： pp6-7
シリコンゲート技術（SGT）は、インテルが創業時（1968年7月）に採用し、数年後には世界中のMOS集積回路製造の中核技術となり、今日までその地位を維持している。インテルはまた、フローティングシリコンゲートトランジスタを用いた不揮発性メモリを開発した最初の企業でもある。
シリコンゲート技術を使用した最初のメモリチップは、1968年に製造され、1969年に実証されたIntel 1101 SRAM (スタティックランダムアクセスメモリ) チップでした。[ 5 ]最初の商用シングルチップマイクロプロセッサである Intel 4004は、ファギンがシリコンゲート MOS IC 技術を使用して開発しました。マーシアン・ホフ、スタン・マゾール、島正敏がアーキテクチャに貢献しました。[ 6 ]
自己整合ゲート設計は、1969 年に Kerwin、Klein、Sarace のチームによって特許取得されました。[ 7 ]これは、 Robert W. Bower によって独自に発明されました(米国特許第 3,472,712 号、1969 年 10 月 14 日発行、1966 年 10 月 27 日出願)。ベル研究所の Kerwin らの特許は、RW Bower と HD Dill が 1966 年にワシントン DC で開催された国際電子デバイス会議でこの研究の最初の論文を発表してから数か月後の 1967 年 3 月 27 日まで出願されませんでした。[ 8 ]
バウアー社が関与した訴訟において、第3巡回控訴裁判所は、カーウィン、クライン、サラスが自己整合型シリコンゲートトランジスタの発明者であると判断した。この判断に基づき、彼らには基本特許US 3,475,234が付与された。実際、自己整合ゲートMOSFETは、Robert W. Bowerによって発明され、米国特許第3,472,712号は1969年10月14日に発行され、1966年10月27日に出願されました。ベル研究所のKerwinらの特許第3,475,234号は、RW BowerとHD Dillが「ゲートをソース・ドレインマスクとして使用して製造された絶縁ゲート電界効果トランジスタ」と題するこの研究の最初の出版物を1966年にワシントンDCで開催された国際電子デバイス会議で発表してから数か月後の1967年3月27日まで出願されませんでした。Bowerの研究は、アルミニウムとポリシリコンの両方のゲートで作られた自己整合ゲートMOSFETについて説明しています。ソースとドレインを形成するために、ゲート電極をマスクとして使用して、イオン注入と拡散の両方を使用しました。ベル研究所のチームは1966年のIEDM会議に出席し、同年のバウアー氏の発表後にこの研究について彼と話し合った。バウアー氏は最初にアルミニウムをゲートとして使用して自己整合ゲートを作製し、1966年の発表前にポリシリコンをゲートとして使用したデバイスを作製していた。
自己整合ゲートは通常、1960年代の半導体プロセス革新の一つであるイオン注入を伴う。イオン注入と自己整合ゲートの歴史は密接に関連しており、RB Fairによる詳細な歴史書に記されている。[ 9 ]
自己整合シリコンゲート技術を使用した最初の商用製品は、 1968 年にフェアチャイルド3708 8 ビットアナログマルチプレクサであり、フェデリコ・ファギンによって設計されました。ファギンは、前述の動作しない概念実証を、その後業界で実際に採用されるものに変えるために、いくつかの発明を先導しました。[ 10 ] [ 11 ]
自己整合ゲートの重要性は、その製造プロセスにある。ゲート酸化膜をソースおよびドレイン拡散用のマスクとして使用するプロセスは、プロセスを簡素化すると同時に、歩留まりを大幅に向上させる。
自己整合ゲートを作成する手順は次のとおりです。 [ 12 ]
これらの工程はフェデリコ・ファギンによって最初に考案され、1968年にフェアチャイルド・セミコンダクターで開発されたシリコンゲート技術プロセスで使用され、それを使用した最初の商用集積回路であるフェアチャイルド3708の製造に使用されました[ 13 ]。
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