65C02 の

PDIP-40 パッケージのW65C02Sマイクロプロセッサ
一般情報
発売	1983年; 41年前 （1983年）
共通メーカー	ウエスタンデザインセンター
パフォーマンス
最大CPU クロックレート	1MHz～14MHz
歴史
前任者	MOSテクノロジー6502

Western Design Center (WDC) 65C02 マイクロプロセッサは、人気のnMOSベースの8 ビットMOS Technology 6502のCMOS強化版です。オリジナルの 6502 よりも消費電力が少なく、いくつかの問題が修正され、新しい命令が追加されています。消費電力は、同じ速度で動作しているオリジナルの 6502 の 10 分の 1 から 20 分の 1 程度です。^[1]消費電力が低減されているため、ポータブル コンピュータや産業用マイクロコントローラシステムで役立ちます。65C02 は、一部の家庭用コンピュータや、埋め込み型医療機器などの組み込みアプリケーションにも使用されています。

WDC 65C02の開発は1981年に始まり^[a]、 1983年初頭にサンプルがリリースされました。^[b] 65C02はその後すぐに正式にリリースされました。^{[2] WDCは、} Synertek、NCR、GTE Microcircuits、Rockwell Semiconductorに設計のライセンスを供与しました。Rockwellの主な関心は組み込み市場にあり、この役割を支援するためにいくつかの新しいコマンドを追加するよう求めました。これらは後にベースラインバージョンにコピーされ、その時点でWDCは独自の2つの新しいコマンドを追加してW65C02を作成しました。三洋電機も後に設計のライセンスを供与し、セイコーエプソンはHuC6280としてさらに改良されたバージョンを製造しました。

初期バージョンは 40 ピン DIP パッケージを採用し、オリジナルの nMOS バージョンの速度に一致する 1、2、4 MHz バージョンが用意されていました。後期バージョンはPLCCおよびQFPパッケージ、さらに PDIP で製造され、クロック速度定格が大幅に向上しました。WDC の現在のバージョンであるW65C02S-14 は完全に静的なコアを備えており、5 ボルトで電源投入すると公式には最大 14 MHz の速度で動作します。

65C02 は、 16 ビットプログラム カウンタとアドレス バスを備えた、低コストの汎用8 ビットマイクロプロセッサ (8 ビットレジスタとデータ バス) です。レジスタ セットは小さく、1 つの 8 ビットアキュムレータ(A)、2 つの 8 ビットインデックス レジスタ(X と Y)、1 つの 8 ビット ステータス レジスタ (P)、および 16 ビット プログラム カウンタ (PC) で構成されています。1 つのアキュムレータに加えて、RAM の最初の 256 バイトである「ゼロ ページ」( ～) により、16 ビット アドレスの代わりに 8 ビット メモリ アドレスを使用するアドレッシング モードを通じて、より高速なアクセスが可能になります。スタックは次の 256 バイト、ページ 1 ($0100 ～ $01FF) にあり、移動または拡張できません。スタックは後方に拡大し、スタック ポインタ(S) は $01FF から始まり、スタックが拡大するにつれて減少します。^[3]可変長命令セットを持ち、命令ごとに1バイトから3バイトの間で変化する。^[1] $0000$00FF

65C02 の基本アーキテクチャはオリジナルの 6502 と同一であり、その設計の低消費電力実装と見なすことができます。オリジナルの 6502 で最も一般的な速度である 1 MHz では、65C02 は 20 mW しか必要としませんが、オリジナルの 6502 では 450 mW 必要であり、20 倍以上の削減となります。^[4]手動で最適化されたコアと低消費電力の使用により、65C02 は低消費電力システムオンチップ(SoC) 設計に適しています。^[1]

W65C02SコアをASIC（特定用途向け集積回路）またはFPGA（フィールドプログラマブルゲートアレイ）に設計するためのVerilogハードウェア記述モデルが用意されています。[ ^{5]半導体業界では一般的ですが、WDCは}開発ボード、インサーキットエミュレータ（ICE）、ソフトウェア開発システムを含む開発システムを提供しています。 ^[6]

W65C02S –14は2023年時点での生産バージョンであり、 PDIP、PLCC、QFPパッケージ ^{[アップデート]}で利用できます。公式にサポートされている最大のØ2（プライマリ）クロック速度は、5ボルトで動作する場合14MHzで、部品番号の接尾辞–14で示されます（愛好家は、公式定格よりも高速に動作する65C02の自家製システムを開発しています）。「S」の指定は、部品が完全な静的コアを備えていることを示し、Ø2をデータの損失なしに高状態または低状態のいずれかで遅くしたり完全に停止したりできる機能です。^[7] CMOSで実装されていない一般的なマイクロプロセッサは動的コアを備えており、指定された最小値と最大値の間の速度で継続的にクロックされないと、内部レジスタの内容が失われます（したがってクラッシュします）。

• 8ビットデータバス
• 16 ビットアドレス バス(64 KB のアドレス空間を提供)
• 8 ビット算術論理ユニット(ALU)
• 8ビットプロセッサレジスタ:
  • アキュムレータ
  • スタックポインタ
  • インデックスレジスタ
  • ステータスレジスタ
• 16ビットプログラムカウンタ
• 69 個の命令、212 個のオペレーションコードで実装
• ゼロページアドレッシングを含む16のアドレッシングモード

• ベクタープル（VPB）出力は割り込みベクターがアドレス指定されていることを示します
• メモリロック（MLB）出力は、読み取り-変更-書き込み命令が処理されているときに他のバスマスターに通知します。
• WA it-for- Interrupt ( WAI)およびST o P ( STP)命令は、消費電力を削減し、割り込みレイテンシを短縮し、外部イベントとの同期を可能にします。

• 供給電圧は1.71 V～5.25 Vに指定
• 消費電流（コア）はそれぞれ 1.89 V および 5.25 V で1 MHzあたり0.15 mA および 1.5 mA
• 可変長命令セットは、固定長命令セットプロセッサよりもコードサイズの最適化を可能にし、消費電力を節約します。
• 完全に静的な回路により、クロックを停止して電力を節約できます。

W65C02S は、1.8 ～ 5 ボルト (±5%) の任意の電源電圧 (V _DD ) で動作できます。データ シートのAC 特性表には、14 MHz で 5 V、8 MHz で 3.3 V または 3 V、4 MHz で 2.5 V、2 MHz で 1.8 V での動作特性が記載されています。この情報は以前のデータ シートのアーティファクトである可能性があります。グラフには、一般的なデバイスは AC 特性表で示されているよりも高速で動作できること、およびサポート ハードウェアが許可する場合、5 ボルトの V _DDで 20 MHz での信頼性の高い動作が容易に達成できることが示されています。

W65C02S は任意のクロック レートをサポートしているため、V DD が周波数をサポートするのに十分である限り、13.5 MHz (デジタル SDTV 輝度サンプリング レート)、14.31818 MHz (NTSC カラー キャリア周波数 × 4)、14.75 MHz (PAL 正方形ピクセル)、14.7456 (ボー レート クリスタル) など、システムの他の部分に_最適なレートで動作するクロックを使用できます。設計者のBill Mensch は、マイクロプロセッサのピンの容量性負荷などのチップ外の要因によってF _{MAX が}影響を受けることを指摘しています。信号トラックを短くし、デバイス数を最小限にして負荷を最小限に抑えると、F _{MAX を}上げるのに役立ちます。PLCC および QFP パッケージは、PDIP パッケージよりもピン間の容量が少なく、プリント回路基板のスペースをより経済的に使用できます。

WDC は、W65C02S の FPGA 実装が 200 MHz で正常に動作したと報告しています。^{[引用が必要]}

65C02 は主に低電力の 6502 として考えられますが、オリジナルで見つかったいくつかのバグも修正され、より小さく、より高速に実行できるプログラムを書くのに役立つ新しい命令、アドレス指定モード、機能が追加されています。65C02 では、平均的な 6502 アセンブリ言語プログラムが 10 ～ 15 パーセント小さくなり、同様のパフォーマンスの向上が見られると推定されています。これは主に、特定のタスクを実行するために使用する命令の数が少なくなり、メモリ アクセスが回避されるためです。^[1]

オリジナルの6502には56の命令があり、異なるアドレッシングモードと組み合わせると、256通りの8ビットオペコードパターンのうち合計151のオペコードが生成されます。残りの105の未使用オペコードは未定義で、下位4ビットが3、7、B、またはFのコードセットは完全に未使用のままで、下位2ビットのコードには1つのオペコードしかありません。^[8]

6502 では、これらの残ったコードの一部が実際に計算を実行します。6502 の命令デコーダの動作方法により、オペコード内の特定のビットを設定するだけで、命令処理の一部が実行されます。これらのオペコードの一部はプロセッサを即座にクラッシュさせますが、他のオペコードは便利な機能を実行し、一部のプログラマによって非公式のアセンブラニーモニックが与えられました。^[9]

65C02 では、これまで文書化されていなかった命令スロットの一部を使用する新しいオペコードが追加されました。たとえば、$FF は新しいBBS命令に使用されます。実際に使用されていないものはNOPs と同等です。これらのオペコードを使用する 6502 プログラムは 65C02 では動作しません。^[1]

オリジナルの 6502 は、発売当初はいくつかのエラッタがありました。

1975 年初頭のプロセッサ バージョンにはROR(rotate left) 命令はあったものの、(rotate right) 命令はありませんでしたROL。これは MOS Technology による意図的な設計上の選択であり、実装するとRORチップ面積が大きくなりすぎて、得られるメリットが大きすぎると判断されたためです。^[10]しかし、顧客からこの命令がないことに不満が寄せられROR、1976 年 6 月以降に製造された部品には実装されました。この命令がないと、ROR特に浮動小数点演算ルーチンの仮数正規化のパフォーマンスが低下しました。^[11]オリジナルの (NMOS) プロセッサ ファミリを使用しているマシンの大半には、この命令をサポートするプロセッサ コアの後継バージョンが含まれています。^[12]

6502 のすべての NMOS バリアントに存在する欠陥は、間接アドレッシングを使用する場合のジャンプ命令に関係しています。このアドレッシング モードでは、命令のターゲット アドレスはJMP、命令のオペランドではなく、メモリ (ジャンプ ベクター) からフェッチされますJMP。たとえば、JMP ($1234)はメモリ位置$1234 (最下位バイト) と$1235 (最上位バイト) の値をフェッチし、それらの値をプログラム カウンターにロードします。これにより、プロセッサはベクターに格納されているアドレスで実行を継続します。

この欠陥は、一部の人がバグだと考えているが、ベクトル アドレスがメモリ ページの境界である$FFで終わる場合に発生する。この場合、は、新しいページの$00ではなく、元のページの$00からターゲット アドレスの最上位バイトを取得する。したがって、ターゲット アドレスの最下位バイトは$12FFで取得され、ターゲット アドレスの最上位バイトは$ 1300ではなく$1200から取得される。65C02 では、この問題は修正された。^[1] NMOS 650X JMP間接命令の望ましくない動作はバグではない可能性があります。なぜなら、オリジナルのMOS Technology MCS6500プログラミングマニュアルの説明には、下位バイトからキャリーが生成された場合に間接アドレスの上位バイトを増分することは含まれていませんが、同じマニュアルでは、プレーンモードやインデックス付き絶対モードなどの他のアドレッシングモードで16ビットアドレスを増分するときにそのようなキャリーが伝播することを明示的に指定しているからです。また、チップ設計者は、間接アドレッシングを実行するときに1クロックサイクルを節約するために、プログラマがページ境界を越える間接アドレスの使用を単純に避けることを意図していた可能性があるというマニュアルに記載されている一般的な設計理念と一致しています。それでも、多くのNMOS 650Xユーザーはこの複雑さを弱点と認識したため、65C02では排除されました。 JMPJMP ($12FF)

多くの要望により修正されたもう 1 つの設計上の弱点は、NMOS 6502 のステータス レジスタの (D)ecimal フラグの状態がリセットまたは割り込み後に未定義になることです。つまり、意図したモード以外のモードで演算操作を実行することでランダム エラーが発生し、ソフトウェア バグが発生するのを防ぐため、プログラマーはフラグを既知の値に設定する必要があります。その結果、CLDほぼすべての 6502割り込み ハンドラーと、リセット コードの初期段階で命令 (CLear Decimal) が見つかります。65C02 は、割り込みまたはハードウェア リセットに応じてステータス レジスタをスタックにプッシュした後、このフラグを自動的にクリアし、プロセッサを 2 進演算モードに戻します。^[13]これにより、通常、ソフトウェアで数バイトが節約され、よくあるプログラミング ミスの可能性がなくなります (ただし、常に 10 進モードで実行されるソフトウェアのサイズは増加します)。

10 進モード演算中、NMOS 6502 は (N)egative、o(V)erflow、および (Z)ero フラグを公式に未定義の状態に設定します。実際には、プログラマーは経験的に、CPU がこれらの 3 つのフラグを更新して、基礎となる 2 進演算の結果を反映することを発見しました。つまり、フラグはプロセッサが 10 進補正を実行する前に計算された結果を反映します。対照的に、65C02 は、10 進演算の結果に従ってこれらのフラグを設定しますが、演算命令ごとに余分なクロック サイクルがかかります。^[13] (一部のライターは、65C02 の V フラグは 10 進モードでは依然として正しくないと主張していますが、10 進演算は常に符号なしであるため、このフラグは無意味であると考えることもできます。)

などの読み取り-変更-書き込み (RMW) 命令を実行すると、すべての NMOS バリアントはaddrに二重書き込みを行い、最初にaddrにある現在の値を書き換え、次に変更された値を書き込みます。 addrがハードウェア レジスタの場合、この動作によって解決が難しいバグが発生する可能性があります。 これは、ハードウェアがレジスタの値の変更を監視し、アクションを実行する場合に発生する可能性があります。この場合、ハードウェアは 2 つのアクション (1 つは元の値、もう 1 つは新しい値) を実行します。 65C02 は、代わりにaddrの二重読み取りを実行し、その後に 1 つの書き込みを実行します。 INC addr

インデックス アドレッシングを実行する際、インデックスがページ境界を越えると、すべての NMOS バリアントは正しいアドレスにアクセスする前に無効なアドレスから読み取ります。RMW 命令と同様に、この動作は、インデックスを介してハードウェア レジスタにアクセスするときに問題を引き起こす可能性があります。65C02 では、インデックスがページ境界を越えるときに命令オペコードのダミー読み取りを実行することでこの問題を修正しました。ただし、この修正によって、ベース アドレスが偶数ページ境界にある場合 (つまり、インデックスが次のページにまたがることはない) に発生する新しい^バグ[要出典^{]が発生しました。この新しいバグにより、インデックスの前にベース アドレスでダミー読み取りが実行され、X の値が}$1200に追加される前に$1200LDA $1200,Xでダミー読み取りが実行されます。ハードウェア レジスタ アドレスでインデックスを作成すると、このバグによって未定義の動作が発生する可能性があります。

NMOS 6502 がハードウェア割り込みの発生と同時に BRK (ソフトウェア割り込み) オペコードをフェッチしている場合、プロセッサがハードウェア割り込みに反応するため、BRK は無視されます。65C02 は、割り込みを処理してから BRK を実行することで、この状況を適切に処理します。

6502 には、ページ 0 に格納されている 16 ビット アドレスを介して逆参照する 2 つの間接アドレッシング モードがあります。

• インデックス付き間接、たとえばLDA ($10,X)、は、16 ビット ベクトルを読み取る前に、指定されたページ 0 アドレスに X レジスタを追加します。この例では、X が 5 の場合、$15/$16 の位置から 16 ビット アドレスを読み取ります。これは、ページ 0 にポインターの配列がある場合に便利です。
• 間接インデックスは、LDA ($10),Y指定されたページ 0 アドレスから読み取られた 16 ビット ベクトルに Y レジスタを追加します。たとえば、Y が 5 で、$10/$11にベクトル$1000が含まれている場合、これは$1005から値を読み取ります。これにより、ポインタ オフセット アドレッシングが実行されます。

このモデルの欠点は、インデックス付けは不要だがアドレスがゼロページにある場合、インデックスレジスタの1つをゼロに設定し、これらの命令のいずれかで使用する必要があることです。65C02は、インデックス間接モードLDA ($10)と間接インデックスモードを使用できるすべての命令に、たとえば非インデックス間接アドレッシングモードを追加し、インデックスレジスタを解放します。^[14]

6502 のJMP命令には、(6502 命令の中で) 独自の「絶対間接」と呼ばれるアドレッシング モードがあり、指定されたメモリ アドレスから 16 ビットの値を読み取り、その 16 ビットの値のアドレスにジャンプします。たとえば、メモリ位置$A000に $34 が保持され、$A001に $12 が保持されている場合、これらの 2 バイトを読み取り、値$1234を構築し、その位置にジャンプします。 JMP ($A000)

間接アドレス指定の一般的な用途の 1 つは、分岐テーブルを構築することです。分岐テーブルは、インデックスを使用してアクセスできるサブルーチンのエントリ ポイントのリストです。たとえば、デバイス ドライバーはOPEN、、、などのエントリ ポイントを$A000のテーブルにリストする場合があります。は 3 番目のエントリで、ゼロ インデックスが付けられ、各アドレスには 16 ビットが必要なので、 を呼び出すにはCLOSEに似たものを使用します。ドライバーが更新され、サブルーチン コードがメモリ内で移動した場合でも、ポインター テーブルが$A000にある限り、既存のコードは引き続き機能します。 READREADREADJMP ($A004)

65C02 では、分岐テーブルの使用を容易にする新しい「インデックス付き絶対間接」モードが追加されました。このモードでは、X レジスタの値が絶対アドレスに追加され、結果の位置から 16 ビットのアドレスが取得されます。たとえば、READ上記の表の関数にアクセスするには、X に 4 を格納してから を実行しますJMP ($A000,X)。このアクセス スタイルでは、1 つのベース アドレスが 8 ビットのオフセットと組み合わせて使用​​されるため、分岐テーブルへのアクセスが簡単になります。^[14]同じことが NMOS バージョンでもインデックス付き間接モードを使用して実現できますが、テーブルが限られたリソースであるゼロ ページにある場合に限られます。これらのテーブルをゼロ ページの外部に構築できるようにすることで、このリソースの需要が減るだけでなく、テーブルを ROM に配置することもできます。

新しいアドレッシングモードに加えて、「ベースモデル」65C02には新しい命令セットも追加されています。^[15]

• INCパラメータなしでアキュムレータを増分または減分します。これは、/ 、/ 、および/DECのみを含む元の命令セットでの奇妙な見落としでした。一部のアセンブラでは、代替形式/または/を使用します。^[15]INXDEXINYDEYINC ''addr''DEC ''addr''INADEAINC ADEC A
• STZ ''addr'', STore Zero in addr はLDA #0;の必要性を置き換えSTA ''addr''、アキュムレータの値を変更する必要がありません。このタスクはほとんどのプログラムで一般的なので、 を使用するとと、アキュムレータの値 (通常はペア) を保存するために必要なコードの両方STZが削除されるため、コードサイズを削減できます。^[16]LDAPHA PLA
• PHX、、PLXはPHY、PLYXレジスタとYレジスタをスタックにプッシュおよびプルします。以前は、アキュムレータとステータスレジスタ（P ）にのみプッシュおよびプル命令がありました。XとYをスタックするには、まずまたはを使用してアキュムレータに移動し、アキュムレータの内容を変更してから、を使用します。^[17]TXATYAPHA
• BRA常に分岐し、{{code|JMP}のように動作しますが、他の分岐（すべて条件付き）と同様に1バイトの相対アドレスを使用して、1バイトを節約します。速度は、JMPページを越えない限り、多くの場合、3サイクルの絶対と同じですが、ページを越えるとBRAバージョンが1サイクル長くなります（4サイクル）。^[18]アドレスが相対的であるため、再配置可能なコードを書くときにも便利です。^[16]

WDC と Rockwell の両社は、65C02 のビット テストおよび操作機能の改善に貢献しました。WDC は、6502 に存在していた BIT 命令に新しいアドレス指定モードを追加し、デバイス ドライバーでよく行われるビット フィールドの便利な操作のための 2 つの新しい命令も追加しました。

BIT65C02では、イミディエイトモード、Xでインデックスされたゼロページ、Xでインデックスされた絶対アドレス指定が追加されました。^[15] イミディエイトモードのアドレス指定は、完全に非破壊的であるという点で特に便利です。例えば、

LDA $1234

BIT #%00010000

以下の代わりに使用できます:

LDA $1234

AND #%00010000

このAND操作によりアキュムレータ内の値が変更されるため、$1234 からロードされた元の値は失われます。を使用すると、BITアキュムレータ内の値は変更されないままになるため、後続のコードでは元の値に対して追加のテストを実行でき、メモリから値を再ロードする必要がなくなります。

命令の機能強化に加えてBIT、WDC はビット フィールドを便利に操作するために設計された 2 つの命令を追加しました。

• TSB addrおよび、テストおよびセット ビットとテストおよびリセット ビット。TRB addr

アキュムレータ ( ) のマスクは、ゼロ ページまたは絶対位置のメモリaddr.Aと論理積されます。ステータス レジスタの Z フラグは、論理積の結果に応じて条件付けされます。他のステータス レジスタ フラグは影響を受けません。さらに、 addrのビットは、 のマスクに応じて設定 (TSB) またはクリア (TRB) されます。論理 の後、TSB はメモリ バイトとの論理 を実行し、その結果をaddrに格納しますが、TRB はメモリ バイトとの論理 を実行し、その結果をaddrに格納します。どちらの場合も、ステータス レジスタの Z フラグは、addrの内容が変更される前の の結果を示します。他のフラグは影響を受けません。TRB と TSB は、命令のシーケンスを置き換え、基本的に命令と追加の手順を組み合わせて計算の変更を保存しますが、追加の手順はフラグに影響せず、のように V フラグにも影響しません。^[1].AANDOR.AANDNOT .A.A AND addrBITBIT

ロックウェルの変更により、ゼロページ内の任意のビットに対するビット操作命令がさらに追加され、2バイト命令でビットを直接セットまたはリセットしたり、単一の3バイト命令でビットをテストして分岐したりできるようになりました。新しい命令はロックウェルのR65C00ファミリーでは最初から利用可能でしたが、^[19]元の65C02仕様には含まれておらず、WDCや他のライセンシーが作成したバージョンには含まれていませんでした。これらは後にベースライン設計にコピーされ、後のWDCバージョンで利用可能になりました。

Rockwell 固有の指示は次のとおりです。

• SMB''bit#'' ''zp''そして、ゼロページバイトzp内のビット番号bit#RMB''bit#'' ''zp''を設定またはリセット (クリア) します。

RMB と SMB は、ビットフィールド内の個々のビットをクリア ( RMB) またはセット ( ) するために使用され、それぞれ 3 つの命令のシーケンスを置き換えます。と はゼロページアドレッシングのみを許可するため、これらの命令の有用性は限られており、主にデバイスレジスタがゼロページに存在するシステムで価値があります。^[要出典]命令のビット番号コンポーネントはオペコードの一部であり、多くの場合、ニーモニックの一部として記述されます。たとえば、はゼロページアドレス $12 (別名アドレス $0012) のビット 1 を設定します。一部のアセンブラは、ビット番号を命令のオペランドの一部として扱います。たとえば、 は、変数名または計算された数値で置き換えることができるという利点があります。^[16]SMBRMBSMBSMB1 $12SMB '''1''',$12

• BBS''bit#'' ''zp'',''addr''そしてBBR''bit#'' ''zp'',''addr''、ビットのセット/リセットで分岐します。

およびと同じゼロページアドレッシングと制限RMBがSMB適用されますが、これらの命令は、ゼロページバイトzpの選択されたビットを割り当てるのではなくテストし、そのビットがクリア（）またはセット（ ）されている場合にaddrに分岐します。また、およびと同様に、命令のビット#コンポーネントは、ゼロページアドレス$12のバイトのビット1が設定されている場合、アドレスラベルaddrに分岐するなどのように、ニーモニックの一部として記述されることがよくあります。また、一部のアセンブラは、ビット#を命令のオペランドの一部として扱います（ など）。これにより、変数名または計算された数値に置き換えることができるという利点があります。^[16]BBRBBSRMBSMBBBS1 $12,''addr''BBS '''1''',$12,''addr''

RMB、、、SMBのそれぞれは3つの命令のシーケンスを置き換えます。BBR[ ^16]BBS

上記の新しいコマンドに加えて、WDC では低電力モードをサポートするための STPおよび命令も追加されました。WAI

STPプロセッサを停止し、ハードウェア リセットが発行されるまですべての処理を停止します。これを使用すると、システムを「スリープ」状態にしてから、リセットですばやく「ウェイクアップ」(再起動) することができます。

WAIt には同様の効果があり、すべての処理を停止しますが、この命令は割り込みを受信すると通常の実行を再開します。この命令がない場合、ハードウェア割り込みを待つには、通常、ループの実行、割り込み処理がループから抜け出すまでプログラムの一時停止、いわゆる「スピニング」が含まれます。つまり、プロセッサはプロセス全体にわたって実行され、割り込みが発生していない場合でも、(ほとんど)何もせずに電力を消費します。対照的に、65C02 では、 のWAI直後にJSRまたは をJMPハンドラに続けることで、割り込みコードを作成できます。 がWAI検出されると、処理が停止し、プロセッサは低電力モードになります。割り込みを受信すると、プロセッサは を直ちに実行しJSR、要求を処理します。

これには、パフォーマンスがわずかに向上するという追加の利点があります。 スピンの場合、割り込みはループの命令の途中で到着する可能性があり、ハンドラから戻った後に再開できるようにするために、プロセッサは 3 サイクルを費やしてその位置を保存します。 を使用するとWAI、プロセッサはすべての命令が完了していることが保証されている既知の位置で低電力状態に入るため、割り込みが到着しても命令を中断することはできず、割り込み応答は即時になります。 さらに、プログラムは割り込みを予期しているため、プロセッサは状態を保存する時間を費やすことなく安全に続行できます。の前にWAI必要な状態保存を実行するのはプログラムの責任です。

65 SC 02はWDC 65C02のビット命令のない派生型である。^{[20] [21]}

• アップルコンピュータのApple IIcポータブル（NCR 1.023MHz）^[22]
• Apple Computer による拡張 Apple IIe (1.023 MHz)
• BBCマスター家庭用/教育用コンピュータ、Acorn Computers Ltd製（2MHz 65SC12＋オプションで4MHz 65C102セカンドプロセッサ）^[23]
• Briel Computers のReplica 1 、 Apple I愛好家向けコンピュータのレプリカ(1 MHz)
• Apple IIのレーザー128シリーズクローン^[24]
• KIM-1 Briel Computing による MOS/CBM KIM-1 の最新レプリカ

• Atari Lynxハンドヘルド (65SC02 @ ~4 MHz)
• PCエンジン別名 TurboGrafx-16 ( HuC6280 @ 7.16 MHz) ^[25]
• Timetop のGameKingハンドヘルド (6 MHz)
• Watara Supervisionハンドヘルド (KS5360 (65SC02 コア) @ 4 MHz)

• Commodore 64ホーム コンピュータ用のTurboMasterアクセラレータカートリッジ(65C02 @ 4.09 MHz)
• Acorn BBC Microホームコンピュータ用の真空管接続された第 2 プロセッサ(65C02 @ 3 MHz)
• 多くの専用チェスコンピュータ、例：Mephisto MMV、Novag Super Constellation、Fidelity Elite（4～20 MHz）

• 65xxプロセッサの割り込み
• CSG 65CE02、65C02のさらなる強化版

• Wagner, Robert (1983 年 6 月)。「アセンブリ ライン」。Softtalk。pp . 199–204。
• Taylor, Simon; Watford, Bob (1984 年 7 月)。「6502 の復活」。Personal Computer World。pp . 174–175。

• 65C02 データシート; Western Design Center; 32 ページ; 2018 年。
• 65816 のプログラミング- 6502、65C02、65802 を含む; 第 1 版; David Eyes および Ron Lichty; Prentice Hall; 636 ページ; 1986 年; ISBN 978-0893037895 (アーカイブ) 

• 65C02 ウェブページ - ウエスタンデザインセンター
• 65xx/65Cxx/65SCxx の違い - CPU ワールド
• 6502/65C02/65C816 命令セットの解読 – Neil Parker の Apple II ページより