時間-デジタルコンバータ

電子 計測および信号処理において、時間/デジタル コンバータ( TDC ) は、イベントを認識し、イベントが発生した時間をデジタルで表現するデバイスです。たとえば、TDC は各入力パルスの到着時間を出力する場合があります。一部のアプリケーションでは、絶対時間の概念ではなく、2 つのイベント間の時間間隔を測定することが求められます。

電子機器 において、時間デジタル変換器（TDC）または時間デジタイザは、時間間隔を測定し、それをデジタル（バイナリ）出力に変換するために一般的に使用されるデバイスです。場合によっては^{[1]、補間TDCは}時間カウンタ（TC） とも呼ばれます。

TDC は、2 つの信号パルス (開始パルスと停止パルスと呼ばれる) 間の時間間隔を決定するために使用されます。信号パルスの立ち上がりまたは立ち下がりエッジが設定されたしきい値を超えると、測定が開始および停止されます。このパターンは、原子物理学や高エネルギー物理学における飛行時間測定や寿命測定、レーザー測距を含む実験、集積回路のテストや高速データ転送を含む電子研究など、多くの物理実験で見られます。^[1]

TDC は、イベントにタイムスタンプを付け、イベント間の時間差を測定するために使用されます。特に、粒子 (電子、光子、イオンなど) が検出される高エネルギー物理学 実験でのイベントの測定など、ピコ秒の精度と高精度が求められる場合に使用されます。

もう一つの用途は、流れの中を伝わり、流速と方向に応じて異なる時間に到達する超音波パルス間の時間差を測定することによる、費用対効果の高い非機械的な水流量計測である。 ^{[2] [3]}

全デジタル位相同期回路（ADPLL）では、TDCが位相シフトを測定し、その結果を使用してデジタル制御発振器（DCO）を調整します。^[4]

必要な時間分解能が高くない場合は、カウンターを使用して変換を行うことができます。

最も単純な実装では、TDC はクロック サイクルごとに増加する高周波カウンタです。 カウンタの現在の内容は現在の時刻を表します。イベントが発生すると、カウンタの値が出力レジスタにキャプチャされます。

このアプローチでは、測定値はクロック サイクルの整数値であるため、測定値はクロック周期に量子化されます。より細かい解像度を得るには、より高速なクロックが必要です。測定の精度は、クロック周波数の安定性に依存します。

通常、TDC は長期安定性を確保するために水晶発振器の基準周波数を使用します。高安定性水晶発振器は通常、10 MHz (または 100 ns 分解能) などの比較的低い周波数です。 ^[5]分解能を向上させるには、位相ロック ループ周波数逓倍器を使用してより高速なクロックを生成することができます。たとえば、水晶基準発振器を 100 倍にして、1 GHz (1 ns 分解能) のクロック レートを得ることができます。

クロック レートが高いと、カウンターに設計上の制約が加わります。クロック周期が短いと、カウントの更新が難しくなります。たとえば、バイナリ カウンターは基本的に前のカウンター値に 1 を加算するため、高速キャリー アーキテクチャが必要です。解決策として、ハイブリッド カウンター アーキテクチャを使用します。たとえば、ジョンソン カウンターは高速な非バイナリ カウンターです。これは、低次のカウントを非常に高速にカウントするために使用できます。高次のカウントを累積するには、より従来的なバイナリ カウンターを使用できます。高速カウンターは、プリスケーラと呼ばれることもあります。

CMOS技術で製造されたカウンタの速度は、ゲートとチャネル間の容量と、チャネルと信号トレースの抵抗によって制限されます。両者の積がカットオフ周波数です。現代のチップ技術では、複数の金属層、つまり多数の巻線を持つコイルをチップに挿入できます。これにより、設計者は特定の周波数でデバイスをピークにすることができます。この周波数は、元のトランジスタのカットオフ周波数を超える場合があります。^[要出典]

ジョンソンカウンタのピーク型は進行波カウンタで、これもまたサブサイクル分解能を実現します。サブサイクル分解能を実現する他の方法としては、アナログ-デジタルコンバータやバーニア ジョンソンカウンタなどがあります。^[要出典]

ほとんどの場合、ユーザーはイベントが発生した任意の時間を単にキャプチャするのではなく、開始イベントと停止イベントの間の時間間隔を測定したいと考えています。

これは、開始イベントと停止イベントの両方の任意の時間を測定して減算することで実行できます。測定値は 2 カウントずれる場合があります。

カウンターが開始イベントまでゼロに保持され、間隔中にカウントされ、停止イベント後にカウントが停止すると、減算を回避できます。

粗いカウンタは、安定した周波数で生成された信号を持つ基準クロックに基づいています。^[1]開始信号が検出されると、カウンタはクロック信号のカウントを開始し、停止信号が検出されるとカウントを終了します。開始と停止の間の 時間間隔は、 ${\displaystyle f_{0}}$${\displaystyle T}$

${\displaystyle T=n\cdot T_{0}}$

ここで、 はカウント数、 は基準クロックの周期です。 ${\displaystyle n}$${\displaystyle T_{0}=1/f_{0}}$

スタート、ストップ、クロック信号は非同期であるため、2 つの後続のクロック パルス間のスタート信号とストップ信号の時間は均一な確率分布になります。クロック パルスからのスタート信号とストップ信号のこのずれは量子化誤差と呼ばれます。

同じ一定かつ非同期の時間間隔での一連の測定では、2つの異なる数のクロックパルスが計測されます（図を参照）。これらは確率で発生します。${\displaystyle n_{1}}$${\displaystyle n_{2}}$

${\displaystyle p(n_{1})=1-c}$

${\displaystyle q(n_{2})=c}$

の小数部で表すと、時間間隔の値は次のように得られる。 ${\displaystyle c=Frc(T/T_{0})}$${\displaystyle T/T_{0}}$

${\displaystyle T=(p\cdot n_{1}+q\cdot n_{2})\cdot T_{0}}$

上述の平均化法を用いた粗いカウンタを使用した時間間隔の測定は、確率とを決定するために多くの繰り返しが必要となるため、比較的時間がかかります。後述する他の方法と比較すると、粗いカウンタの分解能は非常に限られていますが（1GHz基準クロックの場合は 1ns ）、理論的には無制限の測定範囲で満足のいく結果をもたらします。 ${\displaystyle p}$${\displaystyle q}$

前のセクションの粗いカウンターとは対照的に、ここでは精度ははるかに高いが測定範囲ははるかに狭い精密測定法が紹介されています。^{[1]時間間隔ストレッチや二重変換などの} アナログ方式、およびタップ遅延線やバーニア方式などのデジタル方式が検討されています。アナログ方式の方が依然として精度は優れていますが、集積回路技術の柔軟性と温度変化などの外部摂動に対する堅牢性のため、デジタル時間間隔測定が好まれることが多いです。

カウンタの実装精度はクロック周波数によって制限されます。時間を整数カウントで測定する場合、分解能はクロック周期に制限されます。たとえば、10 MHz クロックの分解能は 100 ns です。クロック周期よりも細かい分解能を得るには、時間補間回路を使用します。^[6]これらの回路は、クロック周期の一部、つまりクロック イベントと測定対象のイベント間の時間を測定します。補間回路は、その機能を実行するためにかなりの時間を必要とすることが多いため、TDC は次の測定の前に静かな間隔を必要とします。

クロックレートが高すぎるためにカウントが実行できない場合は、アナログ方式を使用できます。アナログ方式は、10〜200 ns の間隔を測定するためによく使用されます。^[7]これらの方法では、測定されている間隔中に充電されるコンデンサがよく使用されます。^{[8] [9] [10] [11]}最初に、コンデンサはゼロボルトまで放電されます。開始イベントが発生すると、コンデンサは定電流I ₁で充電されます。定電流により、コンデンサの電圧v は時間とともに直線的に増加します。上昇する電圧は高速ランプと呼ばれます。停止イベントが発生すると、充電電流が停止します。コンデンサの電圧v は時間間隔Tに正比例し、アナログ-デジタルコンバータ(ADC)で測定できます。このようなシステムの分解能は 1〜10 ps の範囲です。^[12]

別個の ADC を使用することもできますが、ADC ステップは多くの場合、補間器に統合されています。2 番目の定電流I ₂は、一定ではあるがはるかに遅い速度 (低速ランプ) でコンデンサを放電するために使用されます。低速ランプは高速ランプの 1/1000 になる場合があります。この放電により、時間間隔が効果的に「引き伸ばされ」ます。^[13]コンデンサが 0 ボルトまで放電するには、1000 倍の時間がかかります。引き伸ばされた間隔は、カウンターで測定できます。測定は、デュアル スロープ アナログ コンバータに似ています。

デュアルスロープ変換には長い時間がかかることがあります。上記の方式では、約 1,000 クロックティックです。これにより、測定を行うことができる頻度が制限されます (デッドタイム)。100 MHz (10 ns) クロックで 1 ps の分解能を得るには、10,000 のストレッチ比が必要であり、変換時間は 150 μs になります。^[13]変換時間を短縮するには、残差補間技術で補間回路を 2 回使用できます。^[13]上記のように、最初は高速ランプを使用して時間を決定します。低速ランプは 1/100 のみです。低速ランプは、クロック周期中のある時点でゼロと交差します。ランプがゼロと交差すると、高速ランプが再びオンになり、交差時間 ( t _residual ) が測定されます。その結果、時間を 10,000 分の 1 の精度で決定できます。

インターポレータは、安定したシステムクロックで使用されることが多い。開始イベントは非同期だが、停止イベントは次のクロックである。^{[9] [11]} 便宜上、高速ランプが 100 ns のクロック周期の間に正確に 1 ボルト上昇すると仮定する。開始イベントがクロックパルスの 67.3 ns 後に発生すると仮定すると、高速ランプ積分器がトリガーされ、上昇を開始する。非同期開始イベントも、少なくとも 2 つのクロックパルスを必要とする同期装置を介してルーティングされる。次のクロックパルスまでに、ランプは 0.327 V まで上昇する。2 番目のクロックパルスまでに、ランプは 1.327 V まで上昇し、同期装置は開始イベントが発生したことを報告します。高速ランプは停止し、低速ランプが開始します。同期装置の出力を使用して、カウンターからシステム時間をキャプチャできます。1327 クロック後、低速ランプは開始点に戻り、インターポレータは同期装置が報告する 132.7 ns 前にイベントが発生したことを認識します。

インターポレータは、同期装置の問題があり、電流の切り替えが瞬時に行われないため、実際にはより複雑です。^[14]また、インターポレータはランプの高さをクロック周期に合わせて調整する必要があります。^[15]

バーニア法はより複雑です。^[16]この方法には、トリガー可能な発振器^[17]と一致回路が含まれます。イベントが発生すると、整数クロックカウントが格納され、発振器が起動します。トリガー発振器の周波数は、クロック発振器とはわずかに異なります。議論のために、トリガー発振器の周期がクロックより 1 ns 速いとします。イベントが最後のクロックの 67 ns 後に発生した場合、トリガー発振器の遷移は、後続の各クロックパルスの後に -1 ns ずつスライドします。トリガー発振器は、次のクロックの 66 ns 後、2 番目のクロックの 65 ns 後、というようになります。一致検出器は、トリガー発振器とクロックが同時に遷移するタイミングを探し、追加する必要がある小数時間を示します。

補間器の設計はより複雑です。トリガ可能なクロックはクロックに合わせて調整する必要があります。また、迅速かつクリーンに起動する必要があります。

バーニア法は、タイム ストレッチ法のデジタル版です。わずかに同調していない 2 つの発振器(周波数 はと) は、開始信号と停止信号の到着とともに信号を開始します。発振器信号の立ち上がりエッジが一致するとすぐに測定が終了し、発振器の周期数 (それぞれと) が元の時間間隔 になります。 ${\displaystyle f_{1}}$${\displaystyle f_{2}}$${\displaystyle n_{1}}$${\displaystyle n_{2}}$${\displaystyle T}$

${\displaystyle T={\frac {n_{1}-1}{f_{1}}}-{\frac {n_{2}-1}{f_{2}}}}$

安定した正確な周波数を持つ信頼性の高い発振器は依然として大きな課題であるため、わずかに異なる2つのセル遅延時間を使用する2つのタップ付き遅延線を介してバーニア方式を実現する方法もあります。この設定は差動遅延線またはバーニア遅延線と呼ばれます。^[18]${\displaystyle \tau }$

ここで示した例では、開始信号に関連する最初の遅延ラインには、最初は透明に設定されている遅延付きのD フリップフロップのセルが含まれています。開始信号がこれらのセルの 1 つを通過する間、信号は遅延され、フリップフロップの状態は透明としてサンプリングされます。停止信号に属する 2 番目の遅延ラインは、遅延付きの一連の非反転バッファで構成されています。停止信号は、そのチャネルを介して伝播し、開始信号の遅延ラインのフリップフロップをラッチします。停止信号が開始信号を通過するとすぐに、開始信号は停止され、残りのフリップフロップはすべて不透明としてサンプリングされます。上記の発振器の場合と同様に、必要な時間間隔は次のようになります。 ${\displaystyle \tau _{L}}$${\displaystyle \tau _{L}}$${\displaystyle \tau _{B}<\tau _{L}}$${\displaystyle T}$

${\displaystyle T=n\cdot (\tau _{1}-\tau _{2})}$

n は透明としてマークされたセルの数です。

一般に、デジタル遅延線ベースのTDC ^[19]（タップ遅延線とも呼ばれる）には、明確に定義された遅延時間を持つセルのチェーン（図ではDラッチを使用）が含まれています。開始信号はこのチェーンを伝搬し、各セルによって連続的に遅延されます。停止信号が発生したときに開始信号が伝搬したセルの数は、開始信号と停止信号の間の（丸められた）時間間隔を で割ったものになります。 ${\displaystyle \tau }$${\displaystyle \tau }$

カウンターは長い間隔を測定できますが、分解能が限られています。補間器は分解能が高いですが、長い間隔を測定することはできません。ハイブリッドアプローチは、長い間隔と高い分解能の両方を実現できます。^[1] 長い間隔はカウンターで測定できます。カウンター情報は、2 つの時間補間器で補完されます。1 つの補間器は開始イベントと後続のクロックイベント間の (短い) 間隔を測定し、2 つ目の補間器は停止イベントと後続のクロックイベント間の間隔を測定します。基本的な考え方には、いくつか複雑な点があります。開始イベントと停止イベントは非同期であり、一方または両方がクロックパルスの近くで発生する可能性があります。カウンターと補間器は、開始クロックイベントと終了クロックイベントの一致について合意する必要があります。この目的を達成するには、同期装置が使用されます。

一般的なハイブリッドアプローチはナット法である。^{[20]この例では、微測定回路は、同期装置によって検出された粗カウンタのスタートパルスとストップパルスと、それぞれ2番目に近いクロックパルス（} T _start、T _stop ）の間の時間を測定する（図を参照）。したがって、必要な時間間隔は次のようになる。

${\displaystyle T=nT_{0}+T_{\mathrm {start} }-T_{\mathrm {stop} }}$

ここで、nはカウンタークロックパルスの数、T _{0 は}粗カウンターの周期です。

時間の測定は、太古の昔から自然を理解する上で重要な役割を果たしてきました。太陽、砂、水で動く時計から始まり、今日では最も精密なセシウム共振器をベースにした時計が使用されています。

TDCの直接の前身は、1942年にブルーノ・ロッシがミューオンの寿命を測定するために発明しました。 ^{[21]これは}時間振幅変換器として設計され、測定時間間隔中にコンデンサを常に充電します。対応する電圧は、検査中の時間間隔に正比例します。

時間を測定可能な間隔に分割する基本的な概念（バーニエ法（ピエール・バーニエ1584-1638）やタイムストレッチングなど）は今でも有効ですが、その実装は過去50年間で大きく変化しました。真空管やフェライトポットコアトランスフォーマーから始まり、これらのアイデアは今日では相補型金属酸化物半導体（CMOS）設計に実装されています。^[22]

^[1]からの情報

提示された精密な測定方法に関しても、除去したい、または少なくとも考慮したい誤差がまだあります。たとえば、時間からデジタルへの変換の非線形性は、ポアソン分布ソースの多数の測定を行うことによって識別できます (統計コード密度テスト)。^[23]均一分布からの小さな偏差により、非線形性が明らかになります。残念ながら、統計コード密度法は外部温度の変化に非常に敏感です。したがって、安定化遅延または位相ロックループ(DLL または PLL) 回路が推奨されます。

同様の方法で、オフセット エラー ( T  = 0 でのゼロ以外の読み取り値) を除去できます。

長い時間間隔の場合、基準クロックの不安定性(ジッター)による誤差が大きな役割を果たします。したがって、このような TDC には高品質のクロックが必要です。

さらに、外部ノイズ源はロバスト推定法によって後処理で除去することができる。^[24]

TDC は現在、物理実験におけるスタンドアロンの測定デバイスとして、または PCI カードなどのシステム コンポーネントとして構築されています。これらは、個別回路または集積回路のいずれかで構成できます。

回路設計は TDC の目的によって変わります。これは、デッドタイムが長いシングルショット TDC には非常に優れたソリューションになる場合もあれば、マルチショット TDC のデッドタイムと解像度の間でトレードオフになる場合もあります。

時間-デジタル コンバーターは、開始イベントと停止イベント間の時間を測定します。デジタル-時間コンバーターまたは遅延ジェネレーターもあります。遅延ジェネレーターは、数値を時間遅延に変換します。遅延ジェネレーターは、入力で開始パルスを受け取ると、指定された遅延後に停止パルスを出力します。TDC と遅延ジェネレーターのアーキテクチャーは似ています。どちらも、長く安定した遅延にカウンターを使用します。どちらも、クロックの量子化エラーの問題を考慮する必要があります。

たとえば、Tektronix 7D11 デジタル遅延はカウンタアーキテクチャを使用しています。^[25]デジタル遅延は、100 ns 単位で 100 ns から 1 s まで設定できます。アナログ回路は、0 ～ 100 ns の追加の微遅延を提供します。5 MHz の基準クロックが位相ロックループを駆動し、安定した 500 MHz クロックを生成します。この高速クロックが (微遅延された) 開始イベントによってゲートされ、主な量子化誤差を決定します。高速クロックは 10 MHz に分割され、メインカウンタに供給されます。^{[26]機器の量子化誤差は主に 500 MHz クロック (2 ns ステップ) に依存しますが、他の誤差も入り込みます。機器の}ジッタは 2.2 ns と指定されています。リサイクル時間は 575 ns です。

TDC が 1 クロック周期よりも細かい分解能を得るために補間を使用するのと同様に、遅延ジェネレーターも同様の手法を使用します。Hewlett -Packard 5359A 高解像度時間シンセサイザーは、0 ～ 160 ms の遅延を提供し、1 ns の精度を持ち、100 ps の標準ジッターを実現します。^[27]この設計では、200 MHz で動作するトリガー位相ロック発振器を使用しています。補間は、ランプ、8 ビットのデジタル - アナログ コンバーター、およびコンパレーターを使用して行われます。分解能は約 45 ps です。

スタート パルスを受信すると、カウントダウンして停止パルスを出力します。ジッタを低く抑えるには、同期カウンタは最上位ビットから最下位ビットまでゼロ フラグを供給し、それをジョンソン カウンタの出力と組み合わせる必要があります。

デジタル-アナログ コンバータ(DAC) を使用してサブサイクル分解能を実現することもできますが、バーニア ジョンソン カウンターまたは進行波ジョンソン カウンターを使用する方が簡単です。

遅延ジェネレータはパルス幅変調に使用できます。たとえば、 MOSFET を駆動して、8 ns 以内にポッケルス セルに特定の電荷を ロードできます。

遅延ジェネレータの出力はデジタル/アナログ コンバータをゲートできるため、さまざまな高さのパルスを生成できます。これにより、アナログ エレクトロニクスに必要な低レベル、ECLの高レベル、 TTLのさらに高いレベルに一致させることができます。一連の DAC を順番にゲートすると、任意の伝達関数を考慮してさまざまなパルス形状を生成できます。

• サンプリング周波数
• マルチバイブレーター
• ライダー
• 飛行時間

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