ADCの統合

積分型 ADC は、積分器を使用して未知の入力電圧をデジタル表現に変換するアナログ - デジタル コンバーターの一種です。基本的な実装であるデュアル スロープ コンバーターでは、未知の入力電圧が積分器の入力に適用され、一定時間 (ランアップ期間) にわたって上昇します。次に、反対極性の既知の基準電圧が積分器に適用され、積分器の出力がゼロに戻るまで上昇します (ランダウン期間)。入力電圧は、基準電圧、一定のランアップ期間、および測定されたランダウン期間の関数として計算されます。ランダウン時間の測定は通常、コンバーターのクロック単位で行われるため、積分時間が長いほど、解像度を高くすることができます。同様に、解像度を犠牲にしてコンバーターの速度を向上させることができます。

このタイプのコンバーターは高い分解能を実現できますが、速度が犠牲になることがよくあります。このため、これらのコンバーターはオーディオや信号処理アプリケーションには使用されません。通常、これらのコンバーターはデジタル電圧計や高精度の測定を必要とするその他の機器に限定して使用されます。

基本的な積分型 ADC 回路は、積分器、測定する電圧と基準電圧を選択するスイッチ、未知の電圧を積分する時間を決定し、基準積分にかかった時間を測定するタイマー、ゼロ交差を検出するコンパレータ、およびコントローラで構成されます。実装によっては、積分器をリセットできるように、積分器コンデンサと並列にスイッチが存在する場合もあります。コントローラへの入力には、クロック (時間の測定に使用) と、積分器の出力がゼロに達したことを検出するコンパレータの出力が含まれます。

変換は 2 つのフェーズで行われます。1 つはランアップ フェーズで、積分器への入力は測定対象の電圧です。もう 1 つはランダウン フェーズで、積分器への入力は既知の基準電圧です。ランアップ フェーズでは、スイッチは測定された電圧を積分器への入力として選択します。積分器は一定時間上昇し、積分器コンデンサに電荷が蓄積されます。ランダウン フェーズでは、スイッチは基準電圧を積分器への入力として選択します。このフェーズでは、積分器の出力がゼロに戻るまでの時間を測定します。

基準電圧が積分器の電圧を徐々に下げるためには、基準電圧の極性が入力電圧の極性と逆である必要があります。ほとんどの場合、入力電圧が正の場合、基準電圧は負になります。正と負の両方の入力電圧を処理するには、正と負の基準電圧が必要です。ランダウン フェーズ中に使用する基準の選択は、ランアップ フェーズ終了時の積分器出力の極性に基づいて行われます。

積分器の出力の基本方程式（入力が一定であると仮定）は次のとおりです。

${\displaystyle V_{\text{out}}=-{\frac {V_{\text{in}}}{RC}}t_{\text{int}}+V_{\text{initial}}}$

各変換の開始時の初期積分器電圧がゼロであり、ランダウン期間の終了時の積分器電圧がゼロであると仮定すると、変換の 2 つのフェーズ中の積分器の出力をカバーする次の 2 つの式が得られます。

${\displaystyle V_{\text{out-up}}=-{\frac {V_{\text{in}}}{RC}}t_{u}}$

${\displaystyle V_{\text{out-down}}=-{\frac {V_{\text{ref}}}{RC}}t_{d}}$

${\displaystyle V_{\text{上向き}+V_{\text{下向き}=0}$

2つの方程式を組み合わせて、未知の入力電圧について解くことができます。 ${\displaystyle V_{in}}$

${\displaystyle V_{\text{in}}=-V_{\text{ref}}{\frac {t_{d}}{t_{u}}}}$

この式から、デュアルスロープ積分型 ADC の利点の 1 つが明らかになります。測定は回路要素 (R と C) の値に依存しません。ただし、これはデュアルスロープ積分型 ADC の設計において R と C の値が重要でないことを意味するわけではありません (以下で説明します)。

グラフでは、電圧はランアップ フェーズで上昇し、ランダウン フェーズで下降する様子が示されています。実際には、積分器はオペアンプを負帰還構成で使用するため、正の電圧を印加すると積分器の出力は下がります。より正確には、上昇と下降は、ランアップ フェーズで積分器コンデンサに電荷を追加し、ランダウン フェーズで電荷を除去するプロセスを指します。 ${\displaystyle V_{\text{in}}}$

デュアルスロープ積分型 ADC の分解能は、主にランダウン期間の長さと時間測定分解能 (つまり、コントローラのクロックの周波数) によって決まります。必要な分解能 (ビット数) によって、フルスケール入力のランダウン期間の最小長さが決まります (例)。 ${\displaystyle V_{\text{in}}=-V_{\text{ref}}}$

${\displaystyle t_{d}={\frac {2^{r}}{f_{\text{clk}}}}}$

フルスケール入力の測定中、積分器の出力の傾きは、ランアップフェーズとランダウンフェーズで同じになります。これは、ランアップ期間とランダウン期間の時間が等しくなり ( )、合計測定時間が になることも意味します。したがって、フルスケール入力の合計測定時間は、必要な分解能とコントローラのクロックの周波数に基づいて決まります。 ${\displaystyle t_{u}=t_{d}}$${\displaystyle 2t_{d}}$

${\displaystyle t_{m}=2{\frac {2^{r}}{f_{\text{clk}}}}}$

通常、電源ハムを抑制するために、起動時間は電源周波数の周期の倍数になるように選択されます。

デュアルスロープ積分型 ADC の最大分解能には制限があります。測定時間を長くしたりクロックを高速化したりしても、基本的なデュアルスロープ ADC の分解能を任意の高い値に上げることはできません。分解能は次の要因によって制限されます。

• 積分アンプの範囲。オペアンプの電圧レールは、積分器の出力電圧を制限します。積分器に入力が長時間接続されたままになっていると、最終的にオペアンプの出力が最大値に制限され、ランダウン時間に基づく計算が意味をなさなくなります。したがって、積分器の抵抗器とコンデンサは、オペアンプの電圧レール、基準電圧と予想されるフルスケール入力、および必要な解像度を達成するために必要な最長のランアップ時間に基づいて慎重に選択されます。
• ゼロ検出器として使用されるコンパレータの精度。広帯域回路ノイズは、積分器の出力がゼロに達したときを正確に識別するコンパレータの能力を制限します。Goeke は、典型的な制限は 1 ミリボルトのコンパレータ分解能であると示唆しています。^[1]
• 積分器のコンデンサの品質。積分コンデンサは完全な線形である必要はありませんが、時間不変である必要があります。誘電吸収は線形誤差を引き起こします。^[2]

デュアルスロープ積分型 ADC の基本設計には、直線性、変換速度、解像度の制限があります。これらの制限をある程度克服するために、基本設計にいくつかの変更が加えられました。

基本的なデュアルスロープ設計のランアップフェーズでは、入力電圧を一定時間積分します。つまり、積分器のコンデンサに未知の量の電荷が蓄積されます。次に、ランダウンフェーズを使用してこの未知の電荷を測定し、未知の電圧を決定します。フルスケール入力が基準電圧に等しい場合、測定時間の半分はランアップフェーズで費やされます。ランアップフェーズで費やされる時間を減らすと、全体の測定時間を短縮できます。一般的な実装では、基準電圧の 2 倍の入力範囲を使用します。

ランアップ時間を短縮する簡単な方法は、入力に使用される抵抗器のサイズを小さくして、積分器コンデンサに蓄積される電荷​​の速度を上げることです。これにより、同じ総電荷蓄積量が可能になりますが、蓄積時間は短くなります。ランダウンフェーズに同じアルゴリズムを使用すると、未知の入力電圧 ( ) を計算する次の式が得られます。 ${\displaystyle V_{\text{in}}}$

${\displaystyle V_{\text{in}}=-V_{\text{ref}}{\frac {R_{a}}{R_{b}}}{\frac {t_{d}}{t_{u}}}}$

この式は、基本的なデュアルスロープコンバータの式とは異なり、積分器抵抗器の値に依存していることに注意してください。または、より重要なのは、 2 つの抵抗値の比率に依存していることです。この変更によってコンバータの解像度が向上することはありません (上記の解像度の制限のいずれも解決されないため)。

ランアップ フェーズの目的は、入力電圧に比例した電荷を積分器に追加し、ランダウン フェーズで測定することです。コンバータの分解能を向上させる 1 つの方法は、ランアップ フェーズ中に積分アンプの範囲を人為的に拡大することです。積分器の容量を増やす 1 つの方法は、ランアップ フェーズ中に既知の電荷量を定期的に加算または減算して、積分器の出力を積分アンプの範囲内に保つことです。蓄積された電荷の合計は、未知の入力電圧によってもたらされた電荷と、加算または減算された既知の電荷の合計です。

右に示す回路図は、マルチスロープ ランアップの実装方法の例です。ランアップ中は、未知の入力電圧 が常に積分器に適用されます。2 つの独立したスイッチによって制御される正と負の基準電圧は、必要に応じて電荷を加算および減算し、積分器の出力を制限内に維持します。基準抵抗器 および は、入力によって導入された電荷を基準が克服できるようにするために、必然的に よりも小さくなります。積分器の出力に接続されたコンパレータを使用して、どの基準電圧を適用するかを決定します。これは比較的単純なアルゴリズムです。積分器の出力がしきい値を超える場合は、正の基準を有効にします (出力を下げるため)。積分器の出力がしきい値を下回る場合は、負の基準を有効にします (出力を上げるため)。コントローラは、基準電圧の結果として積分器コンデンサに追加される (または積分器コンデンサから除去される) 電荷を考慮するために、各スイッチがオンになる頻度を追跡します。マルチスロープ実行中に加算/減算された電荷は、結果の粗い部分（先頭の 3 桁など）を形成します。 ${\displaystyle V_{\text{in}}}$${\displaystyle R_{p}}$${\displaystyle R_{n}}$${\displaystyle R_{i}}$

右側は、このようなマルチスロープのランアップ中に積分器から出力されるサンプルのグラフです。各破線の垂直線は、コントローラが出力の極性をサンプリングし、入力に正または負の基準電圧を適用することを選択する決定ポイントを表します。理想的には、ランアップ期間の終了時の積分器の出力電圧は、次の式で表すことができます。

${\displaystyle V_{\text{out}}=-{\frac {1}{C}}\left({\frac {NV_{\text{in}}t_{\Delta }}{R_{i}}}+{\frac {N_{p}V_{\text{ref}}t_{\Delta }}{R_{p}}}-{\frac {N_{n}V_{\text{ref}}t_{\Delta }}{R_{n}}}\right)}$

ここで、はサンプリング周期、は正の基準が切り替えられる周期の数、は負の基準が切り替えられる周期の数、はランアップ段階の合計周期数です。 ${\displaystyle t_{\Delta }}$${\displaystyle N_{p}}$${\displaystyle N_{n}}$${\displaystyle N}$

ランアップ中に得られる解像度は、ランアップ アルゴリズムの周期数によって決まります。マルチスロープ ランアップには、次のような複数の利点があります。

• アナログで保存される電荷​​ははるかに小さいため、積分コンデンサを小さくすることができ、同じ電荷に対して積分器の出力により高い電圧が発生します。これにより、コンパレータのノイズがそれほど重要ではなくなり、より小さな電荷を分解できます。
• コンデンサに蓄えられる電荷が少ないと、誘電吸収の影響が少なくなります。これにより、デュアルスロープ ADC の直線性誤差の主な原因が軽減されます。
• 充電量が少ないと、放電が非常に速くなります。結果の一部は、放電中にすでに得られています。
• ランアップ フェーズの長さは、ランアップ アルゴリズムのサイクル数を変更するだけで、問題なく変更できます。そのため、同じハードウェアを使用して、解像度を下げた高速変換や高解像度の低速変換を行うことができます。デュアル スロープ ADC は柔軟性が低く、理想的には積分器の出力振幅を最大限に活用するために積分時間に比例した積分コンデンサを使用します。

マルチスロープランアップを無期限に継続することは可能ですが、ランアップ時間を長くするだけではコンバータの分解能を任意のレベルまで高めることはできません。マルチスロープランアップには、リファレンスを制御するスイッチの動作、スイッチ間のクロスカップリング、意図しないスイッチ電荷注入、リファレンスの不一致、タイミングエラーによって誤差が生じます。^[3]

この誤差の一部は、スイッチを慎重に操作することで軽減できます。^{[4] [5]}特に、ランアップ期間中は、各スイッチを一定回数アクティブにする必要があります。上で説明したアルゴリズムはこれを行わず、積分器の出力を制限内に維持するために必要に応じてスイッチを切り替えるだけです。各スイッチを一定回数アクティブにすると、スイッチングに関連する誤差がほぼ一定になります。スイッチング誤差の結果である出力オフセットを測定し、結果から数値的に減算することができます。

単純なシングルスロープランダウンは遅いです。通常、ランダウン時間はクロックティックで測定されるため、4桁の解像度を得るには、ランダウン時間は10,000クロックサイクルほどかかることがあります。マルチスロープランダウンは、精度を犠牲にすることなく測定を高速化できます。それぞれが前の10の累乗で緩やかな4つのスロープレートを使用することで、約40クロックティックで4桁の解像度を達成できます。これは大幅な速度向上です。^[6]

右に示す回路は、それぞれが前の 10 倍緩やかな 4 つのランダウン スロープを持つマルチスロープ ランダウン回路の例です。スイッチは、どのスロープを選択するかを制御します。 を含むスイッチは、最も急なスロープを選択します (つまり、積分器の出力が最も速くゼロに近づくようにします)。 ランダウン間隔の開始時に、 に接続されているスイッチを開き、スイッチを閉じることによって、未知の入力が回路から除去されます。 積分器の出力がゼロに達すると (ランダウン時間が測定されると)、スイッチが開き、スイッチを閉じることによって次のスロープが選択されます。 の最終スロープがゼロに達するまで、これが繰り返されます。 各スロープのランダウン時間の組み合わせによって、未知の入力の値が決まります。基本的に、各スロープによって結果に 1 桁の分解能が追加されます。 ${\displaystyle R_{d}/1000}$${\displaystyle V_{in}}$${\displaystyle R_{d}/1000}$${\displaystyle R_{d}/1000}$${\displaystyle R_{d}/100}$${\displaystyle R_{d}}$

マルチスロープ ランダウンは、マルチスロープ ランアップと組み合わせて使用​​されることがよくあります。マルチスロープ ランアップでは、積分器のコンデンサが比較的小さくなるため、最初は比較的急なスロープで開始でき、実際にははるかに緩やかなスロープを使用するオプションが提供されます。マルチスロープ ランダウンを単純なランアップ (デュアルスロープ ADC など) で使用することもできますが、初期フェーズのスロープがすでに比較的小さいため、さらに小さなスロープを使用する余地はあまりありません。

この例の回路では、スロープ抵抗器は 10 倍異なります。この値はベース( ) と呼ばれ、任意の値にすることができます。以下で説明するように、ベースの選択はコンバータの速度に影響し、必要な解像度を達成するために必要なスロープの数を決定します。 ${\displaystyle B}$

この設計の基本は、ランダウン間隔の終わりにゼロ交差を見つけようとすると、常にオーバーシュートが発生するという仮定です。これは、コンバータのクロックに基づいてコンパレータが定期的にサンプリングするためです。コンバータが 1 つのスロープから次のスロープに 1 つのクロック サイクルで切り替わると仮定すると (これは可能かどうかはわかりません)、特定のスロープに対するオーバーシュートの最大量は、1 つのクロック周期における最大の積分器出力の変化になります。

${\displaystyle V_{\Delta }={\frac {V_{\text{ref}}}{RC}}{\frac {1}{f_{\text{clk}}}}}$

このオーバーシュートを克服するには、次のスロープはクロック サイクル以下で済み、これによりランダウンの合計時間に上限を設けることができます。最初のランダウン (最も急なスロープを使用) の時間は、未知の入力 (つまり、ランアップ フェーズ中に積分器コンデンサに蓄えられた電荷の量) に依存します。最大で、次のようになります。 ${\displaystyle B}$

${\displaystyle T_{\text{first}}=\left\lceil {\frac {V_{\text{max}}CR_{s1}f_{\text{clk}}}{V_{\text{ref}}}}\right\rceil }$

ここで、は最初のスロープの最大クロック周期数、はランダウンフェーズの開始時の最大積分器電圧、は最初のスロープに使用される抵抗器です。 ${\displaystyle T_{\text{first}}}$${\displaystyle V_{\text{max}}}$${\displaystyle R_{s1}}$

残りのスロープは、選択されたベースに基づいて期間が制限されるため、変換の残り時間 (コンバータ クロック周期単位) は次のようになります。

${\displaystyle T_{d}\leq B(N-1)}$

ここで、傾斜の数です。 ${\displaystyle N}$

マルチスロープ ランダウン中に測定された時間間隔を測定された電圧に変換することは、マルチスロープ ランアップ拡張機能で使用される電荷​​バランス方法に似ています。各スロープは、積分器コンデンサに既知の量の電荷を追加または減算します。ランアップでは、積分器に未知の量の電荷が追加されます。次に、ランダウン中に、最初のスロープで大量の電荷が減算され、2 番目のスロープで少量の電荷が追加されるなど、後続の各スロープは、ゼロに近づくことを目的として、前のスロープの反対方向に少量ずつ移動します。各スロープは、スロープの抵抗とスロープの持続時間に比例した量の電荷を追加または減算します。 ${\displaystyle Q_{\text{slope}}}$

${\displaystyle Q_{\text{slope}}=\pm {\frac {V_{\text{ref}}T_{\text{slope}}}{R_{\text{slope}}f_{\text{clk}}}}}$

${\displaystyle T_{\text{slope}}}$は必然的に整数であり、理想的には2番目以降の傾きに対して以下になります。上記の回路を例にとると、2番目の傾き は積分器に 次の電荷 を供給します。${\displaystyle B}$${\displaystyle R_{d}/100}$${\displaystyle Q_{slope2}}$

${\displaystyle {\frac {100V_{\text{ref}}}{R_{d}f_{\text{clk}}}}\leq Q_{\text{slope2}}\leq {\frac {1000V_{\text{ref}}}{R_{d}f_{\text{clk}}}}}$のステップで${\displaystyle {\frac {100V_{\text{ref}}}{R_{d}f_{\text{clk}}}}}$

つまり、最大値が最初の傾きの最小ステップに等しい、または傾きごとに 1 桁 (基数 10) の分解能を持つ可能な値です。これを一般化すると、基数と必要な分解能 で傾きの数を表すことができます。 ${\displaystyle B}$${\displaystyle N}$${\displaystyle M}$

${\displaystyle N=\log _{B}M}$

これを、2 番目以降の傾斜に必要なランダウン時間を表す式に代入すると、次のようになります。

${\displaystyle T_{d}\leq B(\log _{B}(M)-1)}$

これを評価すると、最小のランダウン時間はeの基数を使用して達成できることがわかります。この基数は、結果の計算の複雑さと適切な抵抗ネットワークの検索の両方の点で使用が難しい可能性があるため、基数 2 または 4 の方が一般的です。

マルチスロープ ランアップのようなランアップ拡張機能を使用する場合、コンバータの分解能の一部がランアップ フェーズ中に解決されますが、2 番目のタイプのアナログ - デジタル コンバータを使用することで、ランダウン フェーズを完全に排除することができます。^[7]マルチスロープ ランアップ変換のランアップ フェーズの終了時には、積分器のコンデンサに未知の量の電荷が残っています。この未知の電荷を決定するために従来のランダウン フェーズを使用する代わりに、未知の電圧を 2 番目のコンバータで直接変換し、ランアップ フェーズの結果と組み合わせて未知の入力電圧を決定することができます。

上で説明したマルチスロープ ランアップが使用されていると仮定すると、未知の入力電圧は、次の式 (マルチスロープ ランアップ出力式から導出される) を使用して、マルチスロープ ランアップ カウンタ、および、測定された積分器出力電圧に関連付けられます。 ${\displaystyle N_{p}}$${\displaystyle N_{n}}$${\displaystyle V_{out}}$

${\displaystyle V_{\text{in}}={\frac {1}{Nt_{\Delta }}}R_{i}\left(-{\dfrac {N_{p}V_{\text{ref}}t_{\Delta }}{R_{p}}}+{\dfrac {N_{n}V_{\text{ref}}t_{\Delta }}{R_{n}}}-CV_{\text{out}}\right)}$

この式は、理想的なコンポーネントを前提とした入力電圧の理論的な計算を表しています。この式は回路のほぼすべてのパラメータに依存するため、基準電流、積分器コンデンサ、またはその他の値にばらつきがあると、結果に誤差が生じます。通常、測定誤差を補うために、この項にはキャリブレーション係数が含まれています (または、参照特許に記載されているように、残余 ADC の出力をランアップ カウンタの単位に変換します)。 ${\displaystyle CV_{out}}$

残差 ADC は、ランダウン フェーズを完全に排除するために使用されるのではなく、ランダウン フェーズを他の方法よりも正確にするために使用することもできます。^[8]従来のランダウン フェーズでは、ランダウン時間の測定期間は、積分器の出力がゼロ ボルトを通過すると終了します。コンパレータを使用してゼロ交差を検出すると、ある程度の誤差が生じます (上で説明したように、基本的なデュアル スロープ設計の欠点の 1 つです)。残差 ADC を使用して積分器の出力を高速にサンプリングすると (たとえば、コンバータ コントローラのクロックと同期)、ゼロ交差の直前と直後の両方で電圧を読み取ることができます (コンパレータで測定)。積分器電圧のスロープはランダウン フェーズ中は一定であるため、2 つの電圧測定値を補間関数への入力として使用して、ゼロ交差の時間をより正確に決定できます (つまり、コントローラのクロックのみで可能な解像度よりもはるかに高い解像度で)。

基本的なデュアルスロープ設計にこれらの拡張機能のいくつか（つまり、マルチスロープ ランアップと残余 ADC）を組み合わせることで、ランダウン間隔を必要とせずに連続的に動作できる積分型アナログ-デジタル コンバータを構築できます。^[9]概念的には、マルチスロープ ランアップ アルゴリズムは連続的に動作できます。変換を開始するには、2 つのことが同時に行われます。残余 ADC を使用して積分コンデンサの現在の電荷を概算で測定し、マルチスロープ ランアップを監視するカウンターをリセットします。変換期間の終了時に、別の残余 ADC 読み取りが行われ、マルチスロープ ランアップ カウンターの値が記録されます。

未知の入力は、残差 ADC に使用されるのと同様の式を使用して計算されますが、2 つの出力電圧 (変換開始時の測定された積分器電圧を表し、変換終了時の測定された積分器電圧を表します) が含まれる点が異なります。 ${\displaystyle V_{out1}}$${\displaystyle V_{out2}}$

${\displaystyle V_{\text{in}}={\frac {1}{Nt_{\Delta }}}R_{i}\left(-{\frac {N_{p}V_{\text{ref}}t_{\Delta }}{R_{p}}}+{\frac {N_{n}V_{\text{ref}}t_{\Delta }}{R_{n}}}-C\left(V_{\text{out2}}-V_{\text{out1}}\right)\right)}$

このような連続積分コンバーターは、デルタシグマ型アナログ-デジタルコンバーターと非常によく似ています。

デュアルスロープ積分コンバータのほとんどのバリアントでは、コンバータのパフォーマンスは 1 つ以上の回路パラメータに依存します。基本設計の場合、コンバータの出力は基準電圧で表されます。より高度な設計では、回路で使用される 1 つ以上の抵抗器や、使用されている積分コンデンサにも依存します。すべての場合において、高価な高精度コンポーネントを使用していても、一般的なデュアルスロープ方程式では考慮されていない他の影響 (コンデンサに対する誘電効果、コンポーネントのいずれかに対する周波数または温度依存性) がある可能性があります。これらの変動はいずれも、コンバータの出力に誤差をもたらします。最良の場合、これは単にゲインおよび/またはオフセット誤差です。最悪の場合、非線形性または非単調性が生じる可能性があります。

一部のキャリブレーションはコンバータ内部で実行できます (つまり、特別な外部入力は必要ありません)。このタイプのキャリブレーションは、コンバータの電源がオンになるたびに、コンバータの動作中に定期的に、または特別なキャリブレーション モードに入ったときにのみ実行されます。別のタイプのキャリブレーションでは、既知の量 (電圧標準または高精度抵抗基準など) の外部入力が必要であり、通常は頻繁に実行されません (通常の状態で使用される機器の場合は毎年、計測アプリケーションで使用される場合はより頻繁に実行されます)。

これらのタイプのエラーのうち、オフセット エラーは最も簡単に修正できます (コンバータの全範囲にわたって一定のオフセットがあると仮定)。これは、コンバータ自体の内部で定期的にグランド電位を測定することによって行われることがよくあります。理想的には、グランドを測定すると常にゼロ出力になります。ゼロ以外の出力は、コンバータのオフセット エラーを示します。つまり、グランドの測定で 0.001 ボルトの出力になった場合、すべての測定が同じ量だけオフセットされると想定し、その後のすべての結果から 0.001 を減算できます。

ゲイン誤差も同様に測定し、内部で補正することができます (この場合も、出力範囲全体にわたってゲイン誤差が一定であると仮定します)。電圧リファレンス (またはリファレンスから直接得られる電圧) をコンバータへの入力として使用できます。電圧リファレンスが正確 (コンバータの許容範囲内) であるか、電圧リファレンスが電圧標準に対して外部で較正されていると仮定すると、測定の誤差はコンバータのゲイン誤差になります。たとえば、コンバータの 5 ボルト リファレンスの測定で 5.3 ボルトの出力 (オフセット誤差を考慮後) が得られた場合、その後の測定結果にはゲイン乗数 0.94 (5 / 5.3) を適用できます。

• アナログ-デジタルコンバータ
• 電圧計

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