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電子工学において、エミッタ結合ロジック（ECL）は、高速集積回路バイポーラトランジスタロジックファミリです。ECLは、シングルエンド入力と制限されたエミッタ電流を備えたバイポーラ接合トランジスタ（BJT）差動増幅器を使用して、飽和（完全オン）動作領域とそれに伴う遅いターンオフ動作を回避します。[ 4 ] 電流はエミッタ結合ペアの2つのレッグ間で制御されるため、ECLは、電流ステアリングロジック（CSL） [ 5 ] 、電流モードロジック（CML）[ 6 ] 、または電流スイッチエミッタフォロワ（CSEF）ロジック[ 7 ]と呼ばれることもあります。
ECLでは、トランジスタが飽和状態になることはなく、入力電圧と出力電圧の振幅が小さく（0.8V）、入力インピーダンスが高く、出力インピーダンスが低い。その結果、トランジスタの状態変化が速く、ゲート遅延が小さく、ファンアウト能力が高い。[ 8 ]さらに、差動増幅器の電流引き込みがほぼ一定であるため、電源ラインのインダクタンスと容量による遅延とグリッチが最小限に抑えられ、相補出力によりインバータ数を減らすことで回路全体の伝搬時間が短縮される。
ECLの大きな欠点は、各ゲートが常に電流を消費するため、特に静止時において、他のロジックファミリのゲートよりもはるかに多くの電力を消費（および消費）することである。
FETで作られたエミッタ結合ロジックに相当するものは、ソース結合ロジック（SCFL）と呼ばれます。 [ 9 ]
ECLの変形として、すべての信号経路とゲート入力が差動であるものは、差動電流スイッチ（DCS）ロジックとして知られています。[ 10 ]
ECLは1956年8月にIBMのHannon S. Yourkeによって発明されました。[ 12 ] [ 13 ]当初は電流ステアリングロジックと呼ばれ、 Stretch、IBM 7090、IBM 7094コンピュータで使用されました。[ 11 ] このロジックは電流モード回路とも呼ばれていました。[ 14 ]また、 IBM 360/91のIBM Advanced Solid Logic Technology (ASLT)回路を 作るためにも使用されました。 [ 15 ] [ 16 ] [ 17 ]
ユルケの電流スイッチは、入力ロジックレベルと出力ロジックレベルが異なる差動増幅器でした。「電流モード動作では、出力信号は入力基準レベルとは異なる基準レベルを中心に変化する電圧レベルで構成されます。」[ 18 ]ユルケの設計では、2つのロジック基準レベルは3 ボルト異なっていました。そのため、NPNバージョンとPNPバージョンの2つの相補バージョンが使用されました。NPN出力はPNP入力を駆動でき、その逆も同様です。「欠点は、より多くの異なる電源電圧が必要であり、pnpトランジスタとnpnトランジスタの両方が必要であることです。」[ 11 ]
NPNとPNPのステージを交互に配置する代わりに、別の結合方法ではツェナーダイオードと抵抗器を使用して出力ロジックレベルを入力ロジックレベルと同じになるようにシフトしました。[ 19 ]
1960年代初頭から、ECL回路はモノリシック集積回路上に実装されるようになった。ECL回路は、論理演算を行う差動増幅器入力段と、出力を駆動し、入力と互換性のある出力電圧にシフトするエミッタフォロワ段から構成されていた。エミッタフォロワ出力段は、ワイヤードOR論理演算にも使用できた。
モトローラは1962年に初のデジタルモノリシック集積回路ラインであるMECL Iを発表しました。[ 20 ]モトローラは、1966年にMECL II、1968年にゲート伝搬時間が1ナノ秒、 フリップフロップのトグルレートが300MHzのMECL III、そして1971年に10,000シリーズ（低消費電力でエッジ速度を制御）など、いくつかの改良シリーズを開発しました。 [ 21 ] MECL 10Hファミリーは1981年に発表されました。[ 2 ] フェアチャイルドは1975年にF100Kファミリーを発表しました。[ 22 ] [ 23 ]
ECLinPS（「ECL in picoseconds」）ファミリーは1987年に発表されました。[ 24 ] ECLinPSは、500 psのシングルゲート遅延と1.1 GHzのフリップフロップトグル周波数を備えています。[ 25 ] ECLinPSファミリーの部品は、Arizona Microtek、Micrel（後にMicrochip Technology Inc.に買収）、National Semiconductor、ON Semiconductorなど、複数の供給元から入手可能です。[ 26 ]
ECL は消費電力が高いため、高速性が不可欠な場合に主に使われてきました。IBMのESA/390コンピュータ ファミリーのEnterprise System/9000などの古いハイエンド メインフレーム コンピュータはECL を使用しており、[ 27 ] Cray-1 [ 28 ]や第 1 世代のAmdahlメインフレームも同様でした。(現在の IBM メインフレームはCMOSを使用しています。[ 29 ] ) 1975 年以降、Digital Equipment Corporationの最高性能プロセッサはすべてマルチチップ ECL CPU をベースにしており、ECL KL10からECL VAX 8000、そして最終的にはVAX 9000まで続きました。1991 年までに、CMOS NVAXが発売され、VAX 9000 と同等の性能を提供しながら、価格は 1/25 で、消費電力も大幅に少なくなりました。[ 30 ] MIPS R6000コンピュータも ECL を使用していました。これらのコンピュータ設計の中には、ECLゲートアレイを使用したものもあった。
ECLは、右図で赤色で網掛けされたエミッタ結合（ロングテール）ペアに基づいています。ペアの左半分（黄色で網掛け）は、NOR論理を実現する2つの並列接続された入力トランジスタT1とT2（ここでは2入力ゲートの例を取り上げます）で構成されています。右トランジスタT3のベース電圧は、薄緑色で網掛けされた基準電圧源によって固定されます。これは、ダイオードによる熱補償（R1、R2、D1、D2）を備えた分圧器と、場合によってはバッファリングエミッタフォロワ（図には示されていません）で構成されており、エミッタ電圧は比較的安定しています。その結果、共通エミッタ抵抗R Eはほぼ電流源として機能します。コレクタ負荷抵抗R C1とR C3の出力電圧は、エミッタフォロワT4とT5（青色で網掛け）によって反転出力と非反転出力にシフトおよびバッファリングされます。出力エミッタ抵抗R E4とR E5は、すべてのECLバージョンに存在するわけではありません。場合によっては、 入力トランジスタのベースと 駆動ゲートの-2Vの間に接続された50Ωのライン終端抵抗が、駆動ゲートのエミッタ抵抗として機能する。[ 31 ]
以下では、入力電圧がT1ベースに印加され、T2入力は未使用であるか、論理「0」が印加されているという前提で、ECL回路の動作を考察する。
遷移中、回路の中核となるエミッタ結合型トランジスタ（T1とT3）は、シングルエンド入力の差動増幅器として機能します。ロングテール電流源（R E）は、このトランジスタペアの2つのレッグを流れる総電流を設定します。入力電圧は、トランジスタを流れる電流を2つのレッグ間で分配することで制御し、スイッチングポイント付近でない場合は電流を片側に偏らせます。ゲインは終端状態（下記参照）よりも高く、回路は高速にスイッチングします。
入力電圧が低い場合（論理「0」）または入力電圧が高い場合（論理「1」）には、差動増幅器が過駆動されます。トランジスタ（T1またはT3）はカットオフされ、もう一方のトランジスタ（T3またはT1）はアクティブ線形領域で動作し、エミッタ縮退を伴う共通エミッタ段としてすべての電流を消費し、もう一方のカットオフされたトランジスタを飢餓状態にします。アクティブトランジスタには、比較的高いエミッタ抵抗R Eが負荷されており、大きな負帰還（エミッタ縮退）が導入されます。飽和からの回復を遅らせる拡散時間が論理遅延に関与しないように、アクティブトランジスタの飽和を防ぐために、[ 4 ]エミッタ抵抗とコレクタ抵抗は、最大入力電圧でトランジスタの両端にいくらかの電圧が残るように選択されます。残留ゲインは低くなります（K = R C / R E < 1）。回路は入力電圧の変動に鈍感で、トランジスタはアクティブ線形領域にしっかりと留まります。直列負帰還のため、入力抵抗は高くなります。カットオフされたトランジスタは、入力と出力間の接続を切断します。その結果、入力電圧は出力電圧に影響を与えない。ベース・エミッタ接合が遮断されているため、入力抵抗は再び高くなる。
ECLファミリーのその他の注目すべき特徴としては、消費電流がほぼ一定であり、回路の状態に大きく依存しないことが挙げられます。これは、ECL回路が、スイッチング時に静止時よりも多くの電流を消費する他のロジックタイプとは異なり、比較的少ない電力ノイズしか発生しないことを意味します。暗号化アプリケーションにおいては、ECL回路は差分電力解析などのサイドチャネル攻撃に対しても耐性があります。
この構成の伝搬時間は、IC パッケージへの信号のオン/オフ遅延を含めて、ナノ秒未満になることがあります。何らかのタイプの ECL は常に最速のロジック ファミリでした。[ 32 ] [ 33 ]
耐放射線性：通常の商用グレードのチップは100グレイ（10 krad）まで耐えられるが、多くのECLデバイスは100,000グレイ（10 Mrad）を超えても動作する。[ 34 ]
ECL 回路は通常、負電源 (電源の正端が接地されている) で動作します。[ 2 ] : 5 (他のロジックファミリでは電源の負端を接地します)。これは主に、電源変動がロジックレベルに与える影響を最小限に抑えるためです。ECL は V CCのノイズに対してより敏感ですが、V EEのノイズに対しては比較的耐性があります。[ 35 ]接地はシステム内で最も安定した電圧であるべきなので、ECL は正接地で規定されています。この点で、電源電圧が変動すると、コレクタ抵抗の両端の電圧降下がわずかに変化します (エミッタ定電流源の場合は、まったく変化しません)。コレクタ抵抗はしっかりと接地されているため、出力電圧はわずかに (またはまったく) 変化します。電源の負端が接地されている場合、コレクタ抵抗は正レールに接続されます。[ 2 ] : 5コレクタ抵抗の両端の定電圧降下がわずかに（または全く）変化すると、出力電圧は電源電圧の変動に追従し、2 つの回路部分は定電流レベルシフタとして機能します。この場合、分圧器 R1-R2 は電圧変動をある程度補償します。正電源にはもう 1 つの欠点があります。出力電圧は、高い定電圧 (+3.9 V) を背景にわずかに (±0.4 V) 変動します。負電源を使用するもう 1 つの理由は、出力とグランドの間で発生する偶発的な短絡から出力トランジスタを保護することです[ 36 ] (ただし、出力は負レールとの短絡からは保護されません)。
電源電圧の値は、補償ダイオードD1およびD2に十分な電流が流れ、共通エミッタ抵抗R Eの両端の電圧降下が適切になるように選択される。
市販されているECL回路は、通常、他のファミリと互換性のないロジックレベルで動作していました。そのため、ECLと、広く普及しているTTLファミリなどの他のロジックファミリとの相互運用には、追加のインターフェース回路が必要でした。また、高レベルと低レベルのロジックレベルが比較的近いことから、ECLはノイズマージンが小さく、これが問題となる場合がありました。
少なくとも1つのメーカー、IBMは、自社製品で使用するためにECL回路を製造した。電源は、一般市場で使用されているものとは大きく異なっていた。[ 27 ]
正エミッタ結合ロジック（PECL）は、擬似ECLとも呼ばれ、 負の5.2V電源の代わりに正の5V電源を使用するECLのさらなる発展形です 。[ 38 ] 低電圧正エミッタ結合ロジック（LVPECL）は、5V電源の代わりに 正の3.3V電源を使用する、電力最適化されたPECLバージョンです 。PECLとLVPECLは差動信号システムであり、主に高速回路やクロック分配回路で使用されます。
よくある誤解として、PECL デバイスは ECL デバイスと少し異なると思われがちですが、実際にはすべての ECL デバイスは PECL デバイスでもあります。[ 39 ]
{{cite book}}: CS1メンテナンス: パブリッシャーの場所 (リンク)は1988年に開発が始まりました... Ravenは、シングルチップCPUとシングルチップFPUを備えた簡略化されたVAX設計でした。富士通のECL標準セルに実装され、250MHzで動作し、50「VUPS」を提供するように設計されていました... 消費電力は（当時としては）驚くべき150Wでした。