加算器（電子工学）

半加算器は2つの単一の2進数を加算します。${\displaystyle A}$そして${\displaystyle B}$出力は 2 つあります。合計 (${\displaystyle S}$）そして運ぶ（${\displaystyle C}$) キャリー信号は、多桁加算の次の桁へのオーバーフローを表します。合計の値は${\displaystyle 2C+S}$最も単純な半加算器の設計では、 XORゲートが組み込まれています。${\displaystyle S}$そしてANDゲート${\displaystyle C}$合計のブール論理（この場合）${\displaystyle S}$) は${\displaystyle A\oplus B}$一方、キャリー（${\displaystyle C}$) は${\displaystyle A\cdot B}$ORゲートを追加してキャリー出力を組み合わせることで、2つの半加算器を組み合わせて全加算器を作ることができます。^{[ 2 ]}

半加算器の真理値表は次のとおりです。

様々な半加算器デジタル論理回路：

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  半アダーが作動中。
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  1つのXORゲートと1つのANDゲートで実装された半加算器の概略図。
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  5つのNANDゲートで実装された半加算器の概略図。
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  1ビット半加算器の回路図記号。

全加算器はバイナリ数を加算し、入力値と出力値の両方を考慮します。1ビット全加算器は3つの1ビット数を加算し、多くの場合次のように表記されます。${\displaystyle A}$、${\displaystyle B}$、 そして${\displaystyle C_{in}}$;${\displaystyle A}$そして${\displaystyle B}$はオペランドであり、${\displaystyle C_{in}}$前の下位ステージから繰り上げられたビットです。^{[ 3 ]}この回路は2ビットの出力を生成します。出力キャリーと出力和は通常、次の信号で表されます。${\displaystyle C_{out}}$そして${\displaystyle S}$合計は${\displaystyle 2C_{out}+S}$全加算器は通常、8ビット、16ビット、32ビットなどの2進数を加算する加算器のカスケード接続における構成要素の一つです。

全加算器は、カスタムトランジスタレベル回路や他のゲートで構成するなど、さまざまな方法で実装できます。最も一般的な実装方法は以下のとおりです。

${\displaystyle S=A\oplus B\oplus C_{in}}$

${\displaystyle C_{out}=(A\cdot B)+(C_{in}\cdot (A\oplus B))}$

上記の式は${\displaystyle S}$そして${\displaystyle C_{out}}$カルノー図を用いて真理値表を簡略化することで、この真理値を導き出すことができる。

この実装では、キャリー出力前の最後のOR ゲートをXOR ゲートに置き換えても、結果として得られる論理は変わりません。これは、A と B の両方が 1 の場合、項が${\displaystyle (A\oplus B)}$は常に 0 であり、したがって${\displaystyle (C_{in}\cdot (A\oplus B))}$は0しかあり得ません。したがって、最終的なORゲートへの入力が両方とも1になることは決してありません（これはOR出力とXOR出力が異なる唯一の組み合わせです）。

NANDゲートとNORゲートの機能的完全性により、全加算器は9つのNANDゲート^{[ 4 ]}または9つのNORゲートを使用して実装することもできます。

回路を実装する際に、1つのチップに1種類のゲートしか含まれていないシンプルな集積回路チップを使用する場合、2種類のゲートのみを使用することは便利です。

全加算器は、2つの半加算器を接続することによっても構成できます。${\displaystyle A}$そして${\displaystyle B}$半加算器の入力に渡し、その合計出力を取る。${\displaystyle S}$2番目のハーフアダーへの入力の1つとして、${\displaystyle C_{in}}$もう一方の入力として、そして最後に、2 つの半加算器からのキャリー出力が OR ゲートに接続されます。2 番目の半加算器からの和出力が最終的な和出力です (${\displaystyle S}$全加算器の出力と OR ゲートからの出力は最終キャリー出力 (${\displaystyle C_{out}}$全加算器のクリティカルパスは、両方のXORゲートを通過し、和ビットで終了します。${\displaystyle S}$XORゲートの処理に1回の遅延がかかると仮定すると、全加算器のクリティカルパスによって生じる遅延は次のようになります。

${\displaystyle T_{\text{FA}}=2\cdot T_{\text{XOR}}=2D}$

キャリーのクリティカルパスは、加算器内の 1 つの XOR ゲートとキャリーブロック内の 2 つのゲート (AND と OR) を通過するため、AND または OR ゲートが完了するのに 1 遅延かかる場合、遅延は次のようになります。

${\displaystyle T_{\text{c}}=T_{\text{XOR}}+T_{\text{AND}}+T_{\text{OR}}=D+D+D=3D}$

全加算器の真理値表は以下のとおりです。

全加算器のすべての入力を反転すると、すべての出力も反転します。これは、キャリーを反転する必要がないため、高速リップルキャリー加算器の設計に利用できます。^{[ 5 ]}

様々な全加算器デジタル論理回路：

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  全加算器の動作例。
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  2つのXORゲート、2つのANDゲート、1つのORゲートで実装された全加算器の概略図。
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  9個のNANDゲートで実装された全加算器の概略図。
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  9個のNORゲートで実装された全加算器の概略図。
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  CMOSにおける単一トランジスタのキャリー伝搬遅延を持つ反転出力の全加算器^{[ 5 ]}
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  1ビット全加算器の回路図記号。C _inとC _outはブロックの両側に描かれており、マルチビット加算器での使用を強調している。

全加算器は3:2 の損失圧縮器と見なすことができます。これは 3 つの 1 ビット入力を合計し、結果を単一の 2 ビット数として返します。つまり、8 つの入力値を 4 つの出力値にマッピングします (「カウンタ」の代わりに「圧縮器」という用語が導入されたのは^{[ 13 ]}です)。したがって、たとえば、バイナリ入力 101 は、1 + 0 + 1 = 10 (10 進数 2) の出力になります。キャリーアウトは結果のビット 1 を表し、合計はビット 0 を表します。同様に、半加算器は2:2 の損失圧縮器として使用でき、4 つの可能な入力を 3 つの可能な出力に圧縮します。

このようなコンプレッサは、3つ以上の加数の加算を高速化するために使用できます。加数の数がちょうど3の場合、このレイアウトはキャリーセーブ加算器と呼ばれます。加数の数が4以上の場合、複数のコンプレッサ層が必要となり、回路にはさまざまな設計が可能です。最も一般的なのは、ダッダツリーとウォレスツリーです。この種の回路は乗算器回路で最もよく使用されるため、これらの回路はダッダ乗算器とウォレス乗算器とも呼ばれます。