DDR SDRAM

DDR SDRAM
ダブルデータレート同期ダイナミックランダムアクセスメモリ

デスクトップ PC 用 DDR モジュール (DIMM) の比較
デスクトップ PC 用 1GB DDR-400 RAM モジュール (DIMM) の前面と背面
開発者	サムスン[1] [2] [3] JEDEC
タイプ	同期ダイナミックランダムアクセスメモリ
世代	DDR2 DDR3 DDR4 DDR5
発売日	DDR: 1998年; 26年前 (1998) DDR2: 2003 DDR3: 2007 DDR4: 2014 DDR5: 2020
仕様
電圧	DDR: 2.5/2.6 DDR2: 1.8 DDR3: 1.5/1.35 DDR4: 1.2/1.05 DDR5: 1.1

DDR SDRAM (ダブルデータレート同期ダイナミックランダムアクセスメモリ) は、コンピュータで使用されるダブルデータレート(DDR)同期ダイナミックランダムアクセスメモリ(SDRAM) クラスのメモリ集積回路です。DDR SDRAM は、過去には DDR1 SDRAM とも呼ばれ、 DDR2 SDRAM、DDR3 SDRAM、DDR4 SDRAM、およびDDR5 SDRAMに置き換えられました。後継のメモリはいずれもDDR1 SDRAM と前方互換性も後方互換性もないため、DDR2、DDR3、DDR4、および DDR5メモリモジュールはDDR1搭載のマザーボードでは動作しません。また、その逆も同様です。

シングルデータレート ( SDR ) SDRAM と比較すると、DDR SDRAMインターフェイスは、電気データとクロック信号のタイミングをより厳密に制御することで、より高い転送速度を可能にします。実装では、必要なタイミング精度を達成するために、位相ロックループや自己キャリブレーションなどのスキームを使用する必要があることがよくあります。^{[4] [5]}インターフェイスは、クロック周波数を対応して増加させることなく、データバス帯域幅を2 ​​倍にするために、ダブルポンピング(クロック信号の立ち上がりエッジと立ち下がりエッジの両方でデータを転送する)を使用します。クロック周波数を低く保つことの利点の 1 つは、メモリをコントローラに接続する回路基板上の信号整合性要件が軽減されることです。「ダブルデータレート」という名前は、このダブルポンピングにより、特定のクロック周波数の DDR SDRAM が、同じクロック周波数で動作する SDR SDRAM の ほぼ 2 倍の帯域幅を実現するという事実を指します。

DDR SDRAM は、一度に64ビットのデータを転送するため、転送速度 (バイト/秒) は (メモリ バス クロック レート) × 2 (デュアル レートの場合) × 64 (転送ビット数) / 8 (ビット/バイト数) になります。したがって、バス周波数が 100 MHz の場合、DDR SDRAM の最大転送速度は 1600  MB/秒になります。

1980年代後半にIBMはDDR SDRAMを発明し、デュアルエッジクロッキングRAMを構築し、1990年の国際固体回路会議でその結果を発表しました。^{[6] [7]}

サムスンは1998年6月に最初の商用DDR SDRAMチップ（64Mビット）をリリースし、 [ ^3]同年、ヒュンダイエレクトロニクス（現SKハイニックス）もそれに続きました。 ^{[8] DDR SDRAM仕様は、2000年6月に}JEDECによって確定されました（JESD79）。^[9] JEDECは、DDR SDRAMのデータレートの標準を2つの部分に分けました。最初の仕様はメモリチップ用で、2番目はメモリモジュール用です。DDR SDRAMを使用した最初の市販PCマザーボードは、2000年8月にリリースされました。^[10] 

メモリ容量と帯域幅を増やすために、チップはモジュール上で結合されます。たとえば、DIMM の 64 ビット データ バスには、並列にアドレス指定される 8 個の 8 ビット チップが必要です。共通のアドレス ラインを持つ複数のチップは、メモリ ランクと呼ばれます。この用語は、チップ内部の行やバンクとの混同を避けるために導入されました。メモリ モジュールは、複数のランクを持つことができます。サイドという用語も、モジュール上のチップの物理的な配置を誤って示唆するため、混乱を招きます。すべてのランクは同じメモリ バス (アドレス + データ) に接続されます。チップ選択信号は、特定のランクにコマンドを発行するために使用されます。

単一のメモリ バスにモジュールを追加すると、そのドライバに追加の電気負荷が発生します。結果として生じるバス信号速度の低下を軽減し、メモリのボトルネックを克服するために、新しいチップセットではマルチチャネルアーキテクチャを採用しています。

注:上記のすべての項目は、JEDECによってJESD79F として指定されています。^[12]これらの仕様の中間またはそれ以上の RAM データ レートは、JEDEC によって標準化されていません。多くの場合、これらは単にメーカーが許容誤差を狭くしたり、チップに過電圧をかけたりして最適化したものです。DDR SDRAM が製造されるパッケージ サイズも JEDEC によって標準化されています。

DDR SDRAMモジュール間にはアーキテクチャ上の違いはありません。代わりに、モジュールは異なるクロック周波数で動作するように設計されており、たとえば、PC-1600モジュールは100MHzで動作するように設計されており、PC-2100は133MHzで動作するように設計されています。モジュールのクロック速度は、モジュールが確実に動作するデータレートを指定するもので、そのため、モジュールが作られたクロックレートよりも低いクロックレート（アンダークロック）で動作することが保証され、高いクロックレート（オーバークロック）で動作することも可能です。^[13]

デスクトップ コンピュータ用の DDR SDRAM モジュールであるデュアル インライン メモリ モジュール (DIMM)には 184 ピン (SDRAM では 168 ピン、DDR2 SDRAM では 240 ピン) があり、ノッチの数で SDRAM DIMM と区別できます (DDR SDRAM は 1 つ、SDRAM は 2 つ)。ノートブック コンピュータ用の DDR SDRAM ( SO-DIMM)には200 ピンがあり、これは DDR2 SO-DIMM と同じピン数です。これら 2 つの仕様のノッチは非常によく似ているため、正しく一致しているかどうか不明な場合は、挿入時に注意する必要があります。ほとんどの DDR SDRAM は 2.5 V の電圧で動作しますが、SDRAM は 3.3 V です。これにより、消費電力を大幅に削減できます。DDR-400/PC-3200 規格のチップとモジュールの公称電圧は 2.6 V です。

JEDEC 規格 No. 21–C では、184 ピン DDR の 3 つの動作電圧を定義しており、中心線に対するキー ノッチの位置で識別されます。ページ 4.5.10-7 では 2.5V (左)、1.8V (中央)、TBD (右) を定義し、ページ 4.20.5–40 では右ノッチ位置に 3.3V を指定しています。キー ノッチの位置を決定するためのモジュールの方向は、左側に 52 個のコンタクト位置、右側に 40 個のコンタクト位置です。

動作電圧をわずかに上げると最大速度は上がりますが、消費電力と発熱が増加し、誤動作や損傷のリスクが高まります。

容量

DRAMデバイスの数

チップの数は、非ECCモジュールの場合は 8 の倍数、ECC モジュールの場合は 9 の倍数です。チップはモジュールの片面 (片面) または両面 (両面) を占めることができます。DDR モジュールあたりのチップの最大数は、ECC の場合は 36 (9×4)、非 ECC の場合は 32 (8x4) です。

ECC と非 ECC

エラー訂正コードを持つモジュールはECCとラベル付けされます。エラー訂正コードを持たないモジュールはnon-ECC とラベル付けされます。

タイミング

CAS レイテンシ(CL)、クロック サイクル時間 (t _CK )、行サイクル時間 (t _RC )、リフレッシュ行サイクル時間 (t _RFC )、行アクティブ時間 (t _RAS )。

バッファリング

登録済み（またはバッファリング済み）とバッファリングされていないもの。

パッケージ

通常はDIMMまたはSO-DIMMです。

消費電力

2005年にDDRとDDR2 RAMで行われたテストでは、平均消費電力は512MBモジュールあたり1～3W程度であることが判明しました。これはクロック速度とともに増加し、アイドル時よりも使用時に増加します。 ^[14]あるメーカーは、さまざまなタイプのRAMの消費電力を推定する計算機を製造しています。^[15]

モジュールとチップの特性は本質的にリンクしています。

モジュールの総容量は、1 つのチップの容量とチップの数の積です。ECC モジュールは、エラー訂正に 1 バイトあたり 1 ビット (8 ビット) を使用するため、 8 ⁄ 9倍になります。したがって、任意のサイズのモジュールは、32 個の小さなチップ (ECC メモリの場合は 36 個)、または 16 (18) 個または 8 (9) 個の大きなチップから組み立てることができます。

チャネルあたりの DDR メモリ バス幅は 64 ビット (ECC メモリの場合は 72 ビット) です。モジュールの合計ビット幅は、チップあたりのビット数とチップ数の積です。また、ランク数 (行数) に DDR メモリ バス幅を掛けたものに等しくなります。したがって、チップ数が多いモジュールや、×4 ではなく ×8 チップを使用するモジュールでは、ランクが多くなります。

この例では、一般的なサイズが 1 GB であるさまざまな実際のサーバー メモリ モジュールを比較しています。1 GB のメモリ モジュールを購入する場合は、必ず注意する必要があります。なぜなら、これらすべてのバリエーションが、×4 か ×8 か、シングル ランクかデュアル ランクかを明記せずに、1 つの価格で販売されることがあるからです。

モジュールのランク数はサイドの数に等しいというのが一般的な考えです。上記のデータが示すように、これは正しくありません。2 サイド/1 ランクのモジュールもあります。片面に 16(18) 個のチップ×8 個ずつ搭載された 1 サイド/2 ランクのメモリ モジュールも考えられますが、そのようなモジュールが製造された可能性は低いです。

DRAM密度

チップのサイズはメガビットで測定されます。ほとんどのマザーボードは、 64M×8チップ（低密度）を搭載した1GBモジュールのみを認識します。128M ×4（高密度）の1GBモジュールを使用した場合、動作しない可能性が高くなります。JEDEC規格では、サーバー専用に設計された登録モジュールにのみ128M×4が許可されていますが、一部の汎用メーカーは準拠していません。^{[16] [検証が必要]}

組織

64M×4のような表記は、メモリ マトリックスに 6400 万 (バンクx行x列の積) の 4 ビット ストレージ位置があることを意味します。DDRチップには、 ×4、×8、 × 16があります。×4チップを使用すると、 Chipkill、メモリ スクラビング、Intel SDDCなどの高度なエラー修正機能をサーバー環境で使用できますが、×8および×16チップはいくらか安価です。x8チップは主にデスクトップ/ノートブックで使用されますが、サーバー市場にも参入しています。通常、4 つのバンクがあり、各バンクでアクティブにできるのは 1 つの行だけです。

投票 JCB-99-70 から派生し、多数の他の理事会投票によって修正され、DRAM パラメトリックに関する委員会 JC-42.3 の管轄下で策定されました。

標準第79号改訂ログ:

• リリース 1、2000 年 6 月
• リリース 2、2002 年 5 月
• リリースC、2003年3月 – JEDEC規格No.79C。^[17]

「この包括的な標準は、特徴、機能、AC および DC パラメータ、パッケージ、ピン割り当てなど、X4/X8/X16 データ インターフェイスを備えた 64Mb から 1Gb の DDR SDRAM に必要なすべての側面を定義します。この範囲は、その後、x32 デバイスやより高密度のデバイスにも正式に適用されるように拡張されます。」

PC3200 は、3,200 MB/秒の帯域幅を持つ DDR-400 チップを使用して 200 MHz で動作するように設計された DDR SDRAM です。PC3200 メモリは立ち上がりクロック エッジと立ち下がりクロック エッジの両方でデータを転送するため、実効クロック レートは 400 MHz です。

1 GB PC3200 非 ECC モジュールは通常、16 個の 512 Mbit チップで構成され、各側に 8 個ずつあります (512 Mbits × 16 チップ) / (8 ビット (バイトあたり)) = 1,024 MB。1 GB メモリ モジュールを構成する個々のチップは通常、2 ^{26 個の}8 ビット ワードで構成され、一般的に 64M×8 と表現されます。この方法で製造されたメモリは低密度 RAM であり、通常、PC3200 DDR-400 メモリを指定するすべてのマザーボードと互換性があります。^{[18] [引用が必要]}

DDR (DDR1) は、より高いクロック周波数と再び 2 倍のスループットを実現するように変更された DDR2 SDRAM に置き換えられましたが、動作原理は DDR と同じです。DDR2 と競合したのは Rambus XDR DRAM でした。コスト とサポート要因により、DDR2 が優勢でした。次に、DDR2 は、バス速度の向上と新機能によりより高いパフォーマンスを提供する DDR3 SDRAM に置き換えられました。DDR3は、2011 年に初めて製造され、アーキテクチャの大幅な変更により標準がまだ流動的であった (2012 年) DDR4 SDRAMに置き換えられました。

DDRのプリフェッチバッファの深さは2ビットですが、DDR2は4ビットです。DDR2の有効クロックレートはDDRよりも高いですが、初期の実装では全体的なパフォーマンスはそれほど高くありませんでした。これは主に、最初のDDR2モジュールのレイテンシが高かったためです。2004年末までに、より低いレイテンシのモジュールが利用可能になり、DDR2は有効になり始めました。^[19]

メモリ製造業者は、内部速度の制限により、400 MHz を超える実効転送速度 (つまり、400 MT/s および 200 MHz 外部クロック) の DDR1 メモリを量産することは非現実的であると述べています。DDR2 は DDR1 の限界を引き継ぎ、DDR1 と同様の内部クロック速度を利用しますが、実効転送速度は 400 MHz 以上で利用できます。DDR3 の進歩により、プリフェッチ深度がさらに 2 倍になり、内部クロック速度を維持しながら実効転送速度を高くできるようになりました。

DDR4 SDRAM は、内部的に 16 バンク、4 バンク グループ (×4/×8 の場合)、および 8 バンク、2 バンク グループ (各バンク グループに 4 バンク) として構成された高速ダイナミック ランダム アクセス メモリです。×16 DRAM の場合、8 バンク、2 バンク グループ (各バンク グループに 4 バンク) として構成されています。DDR4 SDRAM は、高速動作を実現するために8 nプリフェッチ アーキテクチャを使用しています。8 nプリフェッチ アーキテクチャは、I/O ピンでクロック サイクルごとに 2 つのデータ ワードを転送するように設計されたインターフェイスと組み合わされています。DDR4 SDRAM の 1 回の読み取りまたは書き込み操作は、内部 DRAM コアでの 1 回の 8 nビット幅の 4 クロック データ転送と、I/O ピンでの 8 回の対応するnビット幅の半クロック サイクル データ転送で構成されます。^[20]

RDRAM はDDR SDRAM の特に高価な代替品であり、ほとんどのメーカーはチップセットからそのサポートを中止しました。DDR1 メモリの価格は 2008 年第 2 四半期から大幅に上昇しましたが、DDR2 の価格は下落しました。2009 年 1 月には、1 GB DDR1 は 1 GB DDR2 の 2 ～ 3 倍高価でした。^{[引用が必要]}

MDDR は、携帯電話、ハンドヘルド、デジタル オーディオ プレーヤーなどの一部のポータブル電子デバイスで使用されるメモリの一種であるMobile DDR SDRAM を表すために一部の企業が使用する頭字語です。電圧供給の低減や高度なリフレッシュ オプションなどの技術により、Mobile DDR はより高い電力効率を実現できます。

• フルバッファDIMM
• ECCメモリ、コンピュータデータストレージの一種
• インターフェースビットレートのリスト
• シリアルプレゼンス検出