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| RAMの種類 | |
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| 開発者 | JEDEC |
|---|---|
| タイプ | 同期ダイナミックランダムアクセスメモリ |
| 世代 | 第5世代 |
| 発売日 | 2020年7月14日[2] |
| 標準 |
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| クロックレート | 2,000～4,400MHz |
| サイクルタイム | 16n 銀行構造 |
| プリフェッチバッファ | 4n |
| 転送速度 | 4～8.8GT/秒 |
| 帯域幅 | 32～64 GB/秒[a] |
| 電圧 | 1.1 V 公称 (実際のレベルはモジュール上のレギュレータによって調整されます) |
| 前任者 | DDR4 SDRAM (2014) |
| 後継 | DDR6メモリ |
DDR5 SDRAM（ダブルデータレート5同期ダイナミックランダムアクセスメモリ）は、同期ダイナミックランダムアクセスメモリの一種です。前身のDDR4 SDRAMと比較して、DDR5は消費電力を削減し、帯域幅を2倍にすることを目指して計画されました。[5]この規格は、当初2018年を目標としていましたが、[6] 2020年7月14日にリリースされました。[2]
決定フィードバックイコライゼーション（DFE）と呼ばれる新機能により、入出力（I/O）速度のスケーラビリティが向上し、帯域幅とパフォーマンスが向上します。DDR5は、 DDR4およびDDR3と同じ14ns のレイテンシ。 [7] DDR5は、最大DIMM容量を64 GBから512 GBに8倍にします。[8] [3] DDR5はDDR4よりも高い周波数を持ち、最大8GT/sで、これはDIMMあたり64 GB/s（8ギガ転送/秒×64ビット/モジュール/8ビット/バイト= 64 GB/s）の帯域幅に相当します。
ラムバスは2017年9月に実用的なDDR5デュアルインラインメモリモジュール（DIMM）を発表しました。 [9] [10] 2018年11月15日、SK Hynixは1.1 Vで5.2 GT/sで動作する最初のDDR5 RAMチップの完成を発表しました 。 [11] 2019年2月、SK Hynixは予備的なDDR5規格で指定された最高速度である6.4 GT/sチップを発表しました。[12]最初の量産DDR5 DRAMチップは、SK Hynixによって2020年10月6日に正式に発売されました。[13] [14]
ノートパソコンやスマートフォン向けの別のJEDEC規格Low Power Double Data Rate 5 （LPDDR5）は、2019年2月にリリースされました。 [15]
DDR4と比較して、DDR5はメモリ電圧をさらに下げ、1.1 Vとなり、消費電力が削減されます。DDR5モジュールには、より高速な速度を実現するためにオンボード電圧レギュレータが組み込まれています。[10] [検証失敗] [16]
特徴
DDR4とは異なり、DDR5チップはすべてオンダイエラー訂正コードを備えており、CPUにデータを送る前にエラーを検出して訂正することで信頼性を向上させ、より高密度のRAMチップを実現し、チップ当たりの欠陥率を下げています。しかし、オンダイエラー訂正コードは、メモリモジュールに追加のデータ訂正チップを搭載した真のECCメモリとは異なります。ECC非搭載とECC搭載のDDR5 DIMMバリアントがまだ存在しています。ECCバリアントにはCPUへの追加データラインがあり、エラー検出データを送信することでCPUが転送中に発生するエラーを検出して訂正することができます。[17]
各 DDR5 DIMMには 2 つの独立したチャネルがあります。以前の世代の DIMM には、1 つのチャネルと 1 つの CA (コマンド/アドレス) バスのみがあり、64 (非 ECC の場合) または 72 (ECC の場合) のデータ ラインでメモリ モジュール全体を制御していました。DDR5 DIMM の両方のサブチャネルにはそれぞれ独自の CA バスがあり、非 ECC メモリの場合は 32 ビット、ECC メモリの場合は 36 または 40 のデータ ラインを制御します。その結果、合計データ ライン数は 64、72、または 80 になります。バス幅の縮小は、最小バースト長が 2 倍の 16 で補われ、最小アクセス サイズは 64 バイトに維持されます。これは、最新のx86マイクロプロセッサで使用されるキャッシュ ラインサイズと一致します。[18]
メモリモジュール
複数の DDR5 メモリ チップを回路基板に取り付けてメモリ モジュールを形成できます。パーソナル コンピュータやサーバーで使用する場合、DDR5 メモリは通常、288 ピンのデュアル インライン メモリ モジュール (通称DIMM)で提供されます。以前の世代のメモリと同様に、DDR5 には複数の DIMM バリアントが用意されています。
バッファなしメモリ モジュール (UDIMM) は、メモリ チップ インターフェイスをモジュール コネクタに直接公開します。レジスタ付きまたは負荷軽減バリアント (RDIMM/LRDIMM) は、メモリ コントローラと DRAM チップ間の信号をバッファするために、メモリ モジュール上の追加のアクティブ回路を使用します。これにより、DDR5 バスの 容量負荷が軽減されます。
DDR5 RDIMM/LRDIMMは12Vを使用し 、 UDIMMは5V入力を使用します。[19]誤ったメモリタイプを誤って挿入して損傷するのを防ぐため、DDR5 UDIMMと(L)RDIMMは機械的に互換性がありません。さらに、DDR5 DIMMには3.3Vの管理インターフェイス電源が供給され、[ 20] [21]オンボード回路（電源管理集積回路[22]および関連する受動部品）を使用して、メモリチップに必要な低電圧に変換します。使用ポイントに近い最終的な電圧調整により、より安定した電力が提供され、CPU電源用の 電圧レギュレータモジュールの開発を反映しています。
手術
標準的なDDR5メモリの速度は、1秒あたり4,000～6,400万回の転送（PC5-32000～PC5-51200）の範囲です。[3]前世代と同様に、後でさらに高速化される可能性もあります。
DDR4 SDRAM と比較すると、最小バースト長は 16 に倍増し、8 回の転送後に「バースト チョップ」オプションが追加されました。アドレス範囲も次のようにわずかに拡張されています。
- チップ ID ビットの数は 3 ビットのままで、最大 8 個のチップをスタックできます (3 → 3)。
- 3 番目のバンク グループ ビット (BG2) が追加され、最大 8 つのバンク グループ (2 → 3) が可能になりました。
- 銀行グループあたりの最大銀行数は4のまま（2 → 2）、
- 行アドレス ビットの数は 17 のままで、最大 128K 行 (17 → 17) になります。
- 列アドレス ビット (C10) が 1 つ追加され、×4 チップ (11 → 12) で最大 8192 列 (1 KB ページ) が可能になります。
- 最下位の 3 つの列アドレス ビット (C0、C1、C2) は削除されます。すべての読み取りと書き込みは、8 の倍数 (3 → 0) の列アドレスから開始する必要があります。これは、内部 ECC のために必要なことです。
- 1 ビットは、 4 番目のチップ ID ビット (CID3)または追加の行アドレス ビット (R17) (0 → 1)としてアドレス拡張用に予約されています。
コマンドエンコーディング
コマンド エンコーディングは大幅に再編成され、LPDDR4のエンコーディングからヒントを得ています。コマンドは 14 ビット バスで 1 サイクルまたは 2 サイクルを使用して送信されます。一部の単純なコマンド (プリチャージなど) は 1 サイクルかかりますが、アドレスを含むコマンド (アクティブ化、読み取り、書き込み) は 28 ビットの情報を含めるために 2 サイクルかかります。
また、LPDDR と同様に、8 つの 13 ビット モード レジスタではなく、256 の 8 ビット モード レジスタがあります。また、登録されたクロック ドライバ チップ用に 1 つのレジスタ (MR7) が予約されているのではなく、モード レジスタの完全な 2 番目のバンクが定義されています (CW ビットを使用して選択)。
「書き込みパターン」コマンドは DDR5 の新機能です。これは書き込みコマンドと同じですが、範囲は個々のデータではなく、1 バイト モード レジスタ (デフォルトではすべてゼロ) のコピーで埋められます。これは通常、通常の書き込みと同じ時間がかかりますが、データ ラインを駆動しないことでエネルギーを節約できます。また、コマンド バスが早く解放されるため、複数のバンクへの書き込みはより密接にインターリーブされる可能性があります。
多目的コマンドには、データ バスのトレーニングとキャリブレーションのためのさまざまなサブコマンドが含まれています。
サポート
インテル
第12世代Alder Lake、第13世代Raptor Lake、第14世代Raptor Lake Refresh CPUはDDR5とDDR4の両方をサポートしていますが、通常、マザーボードにはどちらか一方のDIMMソケットしかありません。IntelのH610チップセットを搭載した一部のマザーボードはDDR4とDDR5の両方をサポートしていますが、同時にはサポートしていません。[24]
Sapphire Rapidsサーバー CPU、Core Ultra シリーズ 1 Meteor Lakeモバイル CPU、および最新の Core Ultra シリーズ 2 Arrow Lakeデスクトップ CPU はすべて、DDR5 のみをサポートしています。
アム
DDR5とLPDDR5は、 Zen 3+アーキテクチャを搭載したRyzen 6000シリーズのモバイルAPUでサポートされています。Ryzen 7000およびRyzen 9000シリーズのデスクトッププロセッサもDDR5メモリを標準でサポートしています。[25]
Epyc第4世代GenoaおよびBergamoサーバーCPUは、 SP5ソケットで12チャネルDDR5をサポートしています。[26] [27]
注記
- ^ 64 GB/s は 8 GT/s を想定しており、それぞれ 64 ビットのバス幅を持ち、8 で割ってビットからバイトに変換します。
参考文献
- ^ ここで、K、M、G、またはT は、1024 の累乗に基づく2 進プレフィックスを指します。
- ^ ab Smith, Ryan (2020年7月14日). 「DDR5メモリ仕様がリリースされました：DDR5-6400以降への準備」AnandTech . 2020年7月15日閲覧。
- ^ abc 「DDR5メモリ規格：次世代DRAMモジュール技術の紹介」Kingston Technology . 2024年1月. 2023年2月19日閲覧。
- ^ ab DDR5 SDRAM 製品コア(PDF) (データシート). Micron . 2022年10月. CCM005-1684161373-23. 2023年6月21日時点のオリジナル(PDF)からアーカイブ。 2023年5月15日閲覧。
- ^ Manion, Wayne (2017 年 3 月 31 日)。「DDR5 は帯域幅を拡大し、消費電力を削減します」。Tech Report。2017年4 月 1 日閲覧。
- ^ Cunningham, Andrew (2017年3月31日). 「次世代DDR5 RAMは2018年にDDR4の速度を2倍にする」 Ars Technica . 2018年1月15日閲覧。
- ^ イアン・カトレス博士 (2020 年 10 月 6 日)。「DDR5 のサブタイミングとレイテンシに関する洞察」。AnandTech。
シングル アクセス レイテンシに関しては、最終的には DDR3 時代の終わりまでに速度が上がることはありません。CL13 の DDR3-1866 は、すでに 13.93 ナノ秒でした。
- ^ 「DDR5 vs DDR4 – すべての設計上の課題と利点」。
- ^ Lilly, Paul (2017年9月22日). 「DDR5メモリはDDR4の2倍の速度で、2019年に発売予定」. PC Gamer . 2018年1月15日閲覧。
- ^ ab Tyson, Mark (2017年9月22日). 「Rambus、業界初の完全機能DDR5 DIMMを発表」. hexus.net .
- ^ 「SK Hynix Inc. が 1Ynm 16Gb DDR5 DRAM を発表」（プレスリリース）。SK Hynix。2018 年 11 月 15 日。2018 年 12 月 31 日時点のオリジナルからアーカイブ。2018年11 月 18 日閲覧。
新しい 16Gb DDR5 DRAM は、5200Mbps のデータ転送速度をサポートします。
- ^ Shilov, Anton. 「SK HynixがDDR5-6400の詳細を発表」anandtech.com。
- ^ 「SK hynix、世界初のDDR5 DRAMを発表」hpcwire.com。
- ^ “SK ハイニックス: DDR5 DRAM を発売”. businesskorea.co.kr。 2020年10月7日。
- ^ 「 JEDEC、低電力メモリデバイスの標準規格 LPDDR5 を更新」(プレスリリース)。JEDEC。2019年 2 月 19 日。
- ^ Liu, Zhiye (2020 年 7 月 15 日). 「DDR5 仕様がリリースされました: 電圧レギュレータを内蔵した高速 RAM」. Tom's Hardware .
- ^ Cutress, Ian、「DDR5 に ECC がない理由 (デフォルト)」 、 2021 年8 月 7 日取得
- ^ 「Micron DDR5 SDRAM の紹介: 世代更新以上のもの」(PDF) 。2023 年7 月 10 日閲覧。
- ^ 「DDR5 SDRAM UDIMMコア：製品説明」（PDF）。Micron Technology、Inc。p。1。2023年12月25日時点のオリジナル（PDF）からアーカイブ。
電圧（外部電源、公称）/ VIN_Bulk：5V / システムからのバルク入力DC電源電圧
- ^ 「DDR5 RDIMMおよびLRDIMM向けP8900 PMIC」Renesas . 2020年7月19日閲覧。
「クライアント DDR5 メモリ モジュール用 P8911 PMIC」。ルネサス。2020 年7 月 19 日閲覧。 - ^ 「16Gb M-die ベースの DDR5 SDRAM RDIMM」(PDF)。SK Hynix。p . 7。2021年10月29日時点のオリジナル(PDF)からアーカイブ。 2021年10月29日閲覧
。VIN_BULK[:] PMIC への 12 V 電源入力供給ピン。VIN_MGMT[:] VOUT_1.8V および VOUT_1.0V LDO 出力、サイドバンド管理アクセス、内部メモリ読み取り操作用の PMIC への 3.3 V 電源入力供給ピン。
- ^ 米国特許 10769082、Patel, Shwetal Arvind、Zhang, Andy & Meng, Wen Jie 他、「DDR5 PMIC インターフェース プロトコルと操作」、2019 年 11 月 7 日公開、Integrated Device Technology , Inc.に譲渡。
- ^ 「JEDEC DDR5 SDRAM仕様」。JEDEC委員会JC42.3 。 2023年5月15日閲覧。
- ^ "DDR4 および DDR5: H610-メインボードの組み合わせは Speicher-Generationen".
- ^ Copeman, Anyron (2023年6月15日). 「AMD Ryzen 7000シリーズについて知っておくべきことすべて」. Tech Advisor . 2023年6月17日時点のオリジナルよりアーカイブ。2023年6月28日閲覧。
- ^ Goetting, Chris (2022年11月10日). 「AMD第4世代EPYC 9004シリーズ発売：データセンターベンチマークガントレットでGenoaがテスト」. HotHardware . 2023年6月28日閲覧。
- ^ Goetting, Chris (2023年6月13日). 「AMDがEPYC BergamoとGenoa-XデータセンターCPU、AI対応Instinct MI300X GPUを発表」. HotHardware . 2023年6月28日閲覧。
外部リンク
- メインメモリ: DDR4 & DDR5 SDRAM / JEDEC