非同期回路

非同期回路（クロックレスまたはセルフタイミング回路）^[1]^：講義12 ^[注1]^[2]^：157–186は、グローバルクロック回路または信号発生器を使用してコンポーネントを同期しない順次デジタル論理回路です。 ^[1]^[3]^：3–5代わりに、コンポーネントは、一連の命令の完了を示すハンドシェイク回路によって駆動されます。ハンドシェイクは、単純なデータ転送プロトコルによって機能します。^[3]^：115多くの同期回路は、1950年代初頭に、より大きな非同期システム（例：ORDVAC ）の一部として開発されました。非同期回路とそれに関連する理論は、デジタル電子工学の分野である集積回路設計のいくつかのステップの一部です。

非同期回路は、クロック信号と呼ばれる繰り返しパルスによって回路内の信号値の変化がトリガーされる同期回路とは対照的です。今日のほとんどのデジタルデバイスは同期回路を使用しています。しかし、非同期回路は、はるかに高速で、消費電力や電磁干渉が低く、大規模システムでのモジュール性が向上する可能性があります。非同期回路は、デジタルロジック設計の研究が活発に行われている分野です。^[4]^[5]

非同期回路の実現可能性が実際の商用製品によって実証されたのは1990年代になってからでした。^[3]^{: 4}

概要

すべてのデジタル論理回路は、出力信号が現在の入力信号のみに依存する組み合わせ論理と、出力が現在の入力と過去の入力の両方に依存する順序論理に分けられます。言い換えれば、順序論理はメモリを備えた組み合わせ論理です。実質的にすべての実用的なデジタルデバイスには順序論理が必要です。順序論理は、同期論理と非同期論理の 2 種類に分けられます。

同期回路

同期論理回路では、電子発振器が、クロック信号と呼ばれる等間隔のパルスの繰り返し列を生成します。クロック信号は、IC のすべてのコンポーネントに供給されます。フリップフロップは、クロックパルスのエッジによってトリガーされたときのみ反転するため、回路全体の論理信号の変化は、同時に一定の間隔で始まります。回路内のすべてのメモリ要素の出力は、回路の状態と呼ばれます。同期回路の状態は、クロックパルスでのみ変化します。信号の変化が回路の組み合わせ論理ゲートに伝わるには、一定の時間がかかります。この時間を伝搬遅延と呼びます。

2021年現在^{[アップデート]}、現代の同期ICのタイミングには、多大なエンジニアリングの努力と洗練された設計自動化ツールが必要です。^{[6]設計者は、クロックの到着に誤りがないようにする必要があります。IC（}ASICなど）のサイズと複雑さが増すにつれて、これは困難な作業です。^[6]巨大な回路では、クロック分配ネットワークを介して送信された信号は、多くの場合、異なる部分で異なる時間に到達します。^{[6]この問題は、「}クロックスキュー」として広く知られています。^[6]^[7]^{: xiv}

最大クロックレートは、クリティカルパスと呼ばれる最も長い伝播遅延を持つロジックパスによって制限されます。そのため、高速に動作する可能性のあるパスは、ほとんどの時間アイドル状態になります。広く分散されたクロックネットワークは、多くの有用な電力を消費し、回路が入力を受信しているかどうかに関係なく動作する必要があります。^[6]このレベルの複雑さのため、同期回路のすべての次元で、テストとデバッグに開発時間の半分以上がかかります。^[6]

非同期回路

非同期回路はグローバルクロックを必要とせず、入力が変化するとすぐに回路の状態が変化する。ローカル機能ブロックは依然として使用されるが、クロックスキューの問題は依然として許容される。^[7]^{: xiv}^[3]^{: 4}

非同期回路はクロックパルスを待たずに入力処理を開始できるため、より高速に動作できる。その速度は理論的には論理ゲートやその他の要素の伝播遅延によってのみ制限される。 ^[7]^{: xiv}

ただし、非同期回路は設計がより難しく、同期回路には見られない問題が発生することがあります。これは、非同期回路の結果の状態がゲートの入力の相対的な到着時間に左右される可能性があるためです。2 つの入力の遷移がほぼ同時に到着すると、ゲートの伝播遅延のわずかな違いによって回路が誤った状態になることがあります。

これは競合状態と呼ばれます。同期回路では、競合状態は非同期入力と呼ばれる同期システムの外部からの入力によってのみ発生するため、この問題はそれほど深刻ではありません。

完全に非同期のデジタルシステムがいくつか構築されていますが (下記参照)、今日では非同期回路は、信号処理回路など、速度が重要視される同期システムのいくつかの重要な部分で一般的に使用されています。

理論的基礎

非同期回路の元々の理論は、1950年代半ばにデイビッド・E・ミュラーによって考案されました。 ^[8]この理論は後にレイモンド・ミラーの有名な著書「スイッチング理論」で発表されました。^[9]

「非同期ロジック」という用語は、回路特性について異なる仮定を使用するさまざまな設計スタイルを説明するために使用されます。^[10]これらは、ローカルに生成された遅延モデルによって完了が示される「従来の」データ処理要素を使用するバンドル遅延モデルから、回路要素を介した任意の遅延に対応できる遅延非依存設計までさまざまです。後者のスタイルでは、バンドルデータ実装よりも大きい回路が生成されますが、レイアウトやパラメータの変動の影響を受けないため、「設計上正しい」回路になります。

非同期ロジック

非同期ロジックは、非同期デジタルシステムの設計に必要なロジックです。これらはクロック信号なしで機能するため、個々のロジック要素が特定の時点で個別の真/偽状態を持つことを信頼することはできません。ブール(2 つの値) ロジックはこれには不十分であるため、拡張が必要です。

1984年以来、ヴァディム・O・ヴァシュケビッチは、彼がvenjunction（非同期演算子「x ∠ y 」は「背景yでxを切り替える」または「xの場合yの場合」を表す）とsequencetion（優先記号「x _i ≻ x _j」および「x _i ≺ x _j」）と呼ぶ新しい論理演算に基づくアプローチを開発しました。これは、要素の現在の値だけでなく、その履歴も考慮します。^[11]^[12]^[13]^[14]^[15]

Karl M. Fantは、 2005年の著書「Logically defined design」で、 nullとintermediateを追加値とする4値ロジックを使用した非同期ロジックの異なる理論的扱いを開発した。このアーキテクチャは、遅延にほぼ影響されないため重要である。^[16]^{[17] Scott C. SmithとJia Diは}、マルチしきい値CMOSを組み込んだFantのNull Convention Logicの超低電力バリエーションを開発した。^[18]このバリエーションは、Multi-threshold Null Convention Logic (MTNCL)、またはSleep Convention Logic (SCL)と呼ばれている。^[19]

ペトリネット

ペトリネットは、非同期回路を推論するための魅力的で強力なモデルです（並行性のその後のモデルを参照）。特に有用なタイプの解釈型ペトリネットであるシグナル遷移グラフ（STG）は、1985年にレオニード・ローゼンブラムとアレックス・ヤコブレフ^[20]、タム・アン・チュ^[21]によって独立に提案されました。それ以来、STGは理論と実践の両面で広く研究され、^[22]^{[23]、非同期制御回路の分析と合成のための一般的なソフトウェアツール、例えばPetrify}^[24]やWorkcraft ^[25]が開発されました。

ペトリネットに続いて、アクターモデルやプロセス計算などの非同期回路をモデル化できる他の並行性モデルが開発されました。

利点

非同期回路にはさまざまな利点があることが実証されています。準遅延不感(QDI) 回路 (一般的に、計算の普遍性を保持する非同期ロジックの最も「純粋な」形式であると認められている) ^[要出典]と、タイミング制約を使用してパフォーマンスを高め、面積と電力を削減する非同期回路のそれほど純粋ではない形式の両方に、いくつかの利点があります。

アービターの準安定性の堅牢かつ安価な処理。
平均ケースの性能: 平均ケースの演算時間(遅延)は、同期回路の場合のように、コンポーネント(ゲート、ワイヤ、ブロックなど)の最悪ケースの完了時間に制限されません。^[7]^{: xiv}^[3]^{: 3}これにより、レイテンシとスループット性能が向上します。^[26]^{: 9}^[3]^{: 3}例としては、同期式よりも高速な並列プレフィックス加算器の設計に適用されている投機的完了^[27]^[28]や、主要な同期設計よりも優れた性能を発揮する高性能倍精度浮動小数点加算器^[29]などがあります。
- 早期完了: 入力処理の結果が予測可能または無関係な場合、出力が事前に生成されることがあります。
- 固有の弾力性：パイプライン入力には、いつでも可変数のデータ項目が出現する可能性があります（パイプラインとは、リンクされた機能ブロックのカスケードを意味します）。これにより、クロックされていないパイプラインステージ（機能ブロック）の遅延による可変の入出力レートを適切に処理しながら、高いパフォーマンスが得られます（ただし、輻輳が発生する可能性は依然としてあり、入出力ゲートの遅延も考慮する必要があります^[30]^：194）。^[26]
- 機能ブロック間のタイミングマッチングも必要ありません。異なる遅延モデル（ゲート/配線遅延時間の予測）が与えられていますが、これは非同期回路実装の実際のアプローチに依存します。^[30]^{: 194}
- 高ファンアウトでタイミングに敏感なクロック信号を配布する際の、ますます深刻化する困難から解放されます。
- 回路速度は、最悪のケースを想定した速度に固定されるのではなく、変化する温度や電圧条件に適応します。^[要出典]^[曖昧]^[3]^{: 3}
オンデマンドの低消費電力。^[7]^{: xiv}^[26]^{: 9}^[3]^{: 3}スタンバイ時の消費電力はゼロ。^[3]^{: 3} 2005 年にエプソンは、同期設計と比較して 70% 低い消費電力を報告しました。^[31]また、クロックドライバーを削除できるため、消費電力を大幅に削減できます。ただし、特定のエンコーディングを使用する場合、非同期回路では、基盤となるプロセスのリーク特性が悪いと、より多くの領域が必要になる可能性があり、同様の電力オーバーヘッドが追加されます (たとえば、高誘電率誘電体の導入前に使用されていたディープサブミクロンプロセス)。
- 回路のローカル非同期機能ドメイン間の電力マッチングは不要です。同期回路は、クロックエッジ直後およびその直後に大量の電流を消費する傾向があります。スイッチングするノードの数 (したがって消費電流量) はクロックエッジ後に急速に減少し、次のクロックエッジの直前にゼロになります。非同期回路では、ノードのスイッチング時間はこのように相関しないため、消費電流はより均一になり、バースト性が低くなる傾向があります。
製造工程におけるトランジスタ間のばらつき（ダイの縮小に伴い半導体業界が直面する最も深刻な問題の1つ）、電圧供給、温度、製造プロセスパラメータの変動に対する堅牢性。^[3]^{: 3}
それほど深刻ではない電磁干渉（EMI）^[3]^{: 3}同期回路は、クロック周波数とその高調波の周波数帯域（または非常に近い周波数帯域）で大量のEMIを生成します。非同期回路は、スペクトル全体にわたってはるかに均一に分散したEMIパターンを生成します。^[3]^{: 3}
設計のモジュール化（再利用）、ノイズ耐性と電磁両立性の向上。非同期回路はプロセス変動や外部電圧変動に対してより耐性があります。^[3]^{: 4}

デメリット

ハンドシェイクを実装する追加ロジックによって生じる面積オーバーヘッド。^[3]^{: 4}場合によっては、非同期設計では、完了検出回路とテスト設計回路の追加により、同期設計の最大2倍のリソース（面積、回路速度、消費電力）が必要になることがあります。^[32]^[3]^{: 4}
同期設計と比較すると、1990年代から2000年代初頭の時点では、非同期回路の設計の訓練を受けた人や経験のある人は多くありませんでした。^[32]
同期設計は、非同期設計よりも本質的にテストとデバッグが容易です。^[33]しかし、この立場はファントによって異論を唱えられており、ファントは同期ロジックの見かけ上の単純さは、一般的な設計アプローチで使用される数学モデルの産物であると主張しています。^[17]
従来の同期設計におけるクロックゲーティングは、非同期の理想に近似したものであり、場合によっては、そのシンプルさが完全な非同期設計の利点を上回ることがあります。
入力の完全性（より複雑なデータパス）を必要とするアーキテクチャでは、非同期回路のパフォーマンス（速度）が低下する可能性があります。^[34]
非同期設計に特化した商用EDAツールが不足している。^[34]しかし、2006年時点では状況は徐々に改善しつつある。^[3]^{: x}

コミュニケーション

非同期通信チャネルを作成するには、プロトコルとデータのエンコーディングによって分類できるいくつかの方法があります。

プロトコル

通信のエンコード方法が異なる、広く使用されている 2 つのプロトコルファミリがあります。

2 フェーズハンドシェイク(2 フェーズプロトコル、非ゼロ復帰 (NRZ) エンコーディング、または遷移シグナリングとも呼ばれます)。通信は任意のワイヤ遷移によって表されます。0 から 1 への遷移と 1 から 0 への遷移はどちらも通信としてカウントされます。
4 フェーズハンドシェイク(4 フェーズプロトコル、または Return-to-Zero (RZ) エンコーディングとも呼ばれます)。通信は、ワイヤ遷移とそれに続くリセットによって表されます。0 から 1 へ、そして再び 0 へという遷移シーケンスは、単一の通信としてカウントされます。

通信ごとに遷移が多くなるにもかかわらず、4 フェーズプロトコルを実装する回路は、各通信の終了までに信号線が元の状態に戻るため、通常、2 フェーズプロトコルよりも高速でシンプルです。2 フェーズプロトコルでは、回路実装で信号線の状態を内部に保存する必要があります。

これらの基本的な区別は、プロトコルの多様性を考慮したものではないことに注意してください。これらのプロトコルは、要求と確認応答のみをエンコードするか、データもエンコードして、一般的なマルチワイヤデータエンコーディングにつながります。要求と確認応答に 1 本のワイヤを使用する、複数の重要な電圧を使用する、パルスのみを使用する、ラッチを削除するためにタイミングを調整するなど、それほど一般的ではない他の多くのプロトコルが提案されています。

データのエンコード

非同期回路では、バンドルデータエンコーディングとマルチレールエンコーディングという2つのデータエンコーディングが広く使用されています。

データをエンコードするもう 1 つの一般的な方法は、複数のワイヤを使用して 1 つの数字をエンコードすることです。値は、イベントが発生したワイヤによって決定されます。これにより、リクエストとデータが分離されなくなるため、バンドルされたデータのエンコードで必要な遅延の想定が一部回避されます。

バンドルデータのエンコーディング

バンドルデータエンコーディングでは、データビットごとに 1 本のワイヤを使用し、要求信号と確認信号を使用します。これは、クロックエッジで遷移が発生するという制限のない同期回路で使用されるのと同じエンコーディングです。要求と確認は、上記のプロトコルのいずれかを使用して別々のワイヤで送信されます。これらの回路では通常、計算が行われるのに十分な長さの完了信号が遅延される制限付き遅延モデルを想定しています。

動作中、送信者はリクエストでデータの可用性と有効性を通知します。次に、受信側は確認応答で完了を示し、新しいリクエストを処理できることを示します。つまり、リクエストはデータとバンドルされるため、「バンドルデータ」と呼ばれます。

バンドルデータ回路は、2 フェーズプロトコルを使用するか 4 フェーズプロトコルを使用するかに関係なく、この用語が当初 2 フェーズバンドルデータ用に導入されたにもかかわらず、マイクロパイプラインと呼ばれることがよくあります。

マルチレールエンコーディング

マルチレールエンコーディングでは、ビットとワイヤの 1 対 1 の関係や個別の確認信号なしに、複数のワイヤを使用します。データの可用性は、バンドルデータエンコーディングのように要求信号ではなく、1 つ以上のデータワイヤ (マルチレールエンコーディングの種類によって異なります) の遷移自体によって示されます。これにより、データ通信が遅延の影響を受けないという利点があります。一般的な 2 つのマルチレールエンコーディングは、ワンホットとデュアルレールです。ワンホット (1-of-n とも呼ばれる) エンコーディングは、n 本のワイヤの 1 本での通信で基数 n の数値を表します。デュアルレールエンコーディングでは、ワイヤのペアを使用してデータの各ビットを表します。そのため、「デュアルレール」と呼ばれます。ペアのワイヤの 1 本はビット値 0 を表し、もう 1 本はビット値 1 を表します。たとえば、デュアルレールでエンコードされた 2 ビットの数値は、合計 4 本のワイヤの 2 ペアのワイヤで表されます。データ通信中は、データのビットを示すために各ペアのワイヤの 1 つで通信が行われます。一般的なケースでは、m n エンコーディングはデータを基数 n の m ワードとして表現します。 $\times$

デュアルレールエンコーディング

4 フェーズプロトコルを使用したデュアルレールエンコーディングは最も一般的であり、2 つの有効な状態 (遷移後の 10 と 01) とリセット状態 (00) があるため、3 ステートエンコーディングとも呼ばれます。もう 1 つの一般的なエンコーディングは、ワンホットの 2 フェーズデュアルレールよりも実装が簡単になる4 ステートエンコーディング(レベルエンコードデュアルレール) であり、データビットとパリティビットを使用して 2 フェーズプロトコルを実現します。

非同期CPU

非同期 CPU は、 CPU 設計を根本的に変えるいくつかのアイデアの 1 つです。

従来のプロセッサとは異なり、クロックレスプロセッサ (非同期 CPU) には、パイプラインを介したデータの進行を調整する中央クロックがありません。代わりに、CPU の各ステージは、「パイプラインコントロール」または「FIFO シーケンサー」と呼ばれるロジックデバイスを使用して調整されます。基本的に、パイプラインコントローラは、既存のステージが完了すると、次のロジックステージをクロックします。この方法では、中央クロックは不要です。実際には、クロックロジックではなく非同期ロジックで高性能デバイスを実装する方がさらに簡単な場合があります。

非同期 CPU ではコンポーネントが異なる速度で動作する可能性がありますが、クロック付き CPU のすべての主要コンポーネントは中央クロックと同期している必要があります。
従来の CPU は、最も遅いステージ/命令/コンポーネントの予想される最悪のパフォーマンスよりも「高速化」することはできません。非同期 CPU が予想よりも早く操作を完了すると、次のステージは中央クロックとの同期を待たずに、すぐに結果の処理を開始できます。処理中のデータの属性 (たとえば、単純なコンパイラによって生成されたコードを実行している場合でも、0 または 1 で乗算すると乗算が非常に高速になる) や、電圧やバス速度の設定が「通常」または予想よりも高い、または周囲温度が低いなどの理由で、操作が通常よりも速く終了する場合があります。

非同期ロジックの支持者は、これらの機能には次のような利点があると考えています。

与えられたパフォーマンスレベルにおける消費電力が低いこと、そして
可能な限り最高の実行速度。

クロックレスCPUの最大の欠点は、ほとんどのCPU設計ツールがクロック付きCPU（つまり同期回路）を前提としていることである。多くのツールは「同期設計手法を強制する」^[35] 。クロックレスCPU（非同期回路の設計）を作成するには、クロックレスロジックを処理できるように設計ツールを変更し、設計がメタステーブルの問題を回避していることを確認するために追加のテストを行う必要がある。たとえば、 AMULETを設計したグループは、AMULET3の複雑な設計に対処するためにLARD ^[36]と呼ばれるツールを開発した。

例

あらゆる困難にもかかわらず、数多くの非同期 CPU が構築されてきました。

1951年のORDVACはENIACの後継機であり、史上初の非同期コンピュータであった。^[37]^[38]

ILLIAC IIは、史上初の完全に非同期で速度に依存しないプロセッサ設計であり、当時最も強力なコンピュータでした。^[37]

DEC PDP-16レジスタ転送モジュール (1973 年頃) により、実験者は非同期の 16 ビット処理要素を構築できるようになりました。各モジュールの遅延は固定されており、モジュールの最悪のタイミングに基づいていました。

カリフォルニア工科大学

1980年代半ば以来、カリフォルニア工科大学は非同期回路の性能とエネルギー効率を評価するために4つの非商用CPUを設計してきました。^[39]^[40]

Caltech 非同期マイクロプロセッサ (CAM)

1988年、Caltech非同期マイクロプロセッサ（CAM）は、Caltechが開発した最初の非同期、準遅延非依存（QDI）マイクロプロセッサでした。 ^[39]^[41]このプロセッサは、16ビット幅のRISC ISAと独立した命令メモリとデータメモリを備えていました。^{[39]これは}MOSISによって製造され、DARPAによって資金提供されました。このプロジェクトは、海軍研究局、陸軍研究局、空軍科学研究局によって監督されました。^[39]^{: 12}

デモ中、研究者は、各命令の後に出力ラインの 1 つをパルス化する、タイトなループで実行される単純なプログラムをロードしました。この出力ラインはオシロスコープに接続されていました。熱いコーヒーを 1 杯チップ上に置くと、パルスレート (有効な「クロックレート」) は、加熱されたトランジスタの劣化するパフォーマンスに適応するために自然に遅くなりました。液体窒素をチップ上に注ぐと、追加の介入なしに命令レートが急上昇しました。さらに、温度が低い場合、チップに供給される電圧を安全に増加させることができ、これも追加の構成なしで命令レートを改善しました。^{[引用が必要]}

ガリウムヒ素（HGaAs）で実装すると
₃）は100MIPSを達成すると主張された。^{[39] :}⁵全体として、研究論文では、CAMの結果として得られたパフォーマンスは、当時入手可能な市販の代替品と比較して優れていると解釈された。^[39]^{: 5}

ミニMIPS

1998年に、実験的な非同期MIPS IベースのマイクロコントローラであるMiniMIPSが作られました。SPICE予測の性能は3.3Vで約280MIPSでしたが、実装ではレイアウトのミス（人為的ミス）がいくつかあり、結果は約40％も低くなりました（表を参照）。^[39]^{: 5}

ルトニウム8051

2003年に作られたこのマイクロコントローラは、エネルギー効率を重視して設計された、遅延にほとんど影響を受けない非同期マイクロコントローラでした。 ^[40]^[39]^{: 9}このマイクロコントローラの実装はハーバードアーキテクチャに従っていました。^[40]

エプソン

2004年、エプソンは世界初の曲げられるマイクロプロセッサACT11を製造した。これは8ビットの非同期チップである。 ^[42]^[43]^[44]^[45]^[46]同期フレキシブルプロセッサは、チップが製造されている材料を曲げると、さまざまなトランジスタの遅延に大きく予測できない変動が生じるため、最悪のシナリオをあらゆる場所で想定し、すべてを最悪の速度でクロックする必要があるため、低速である。このプロセッサはスマートカードでの使用を目的としており、そのチップは現在、完全に剛性を維持できるほど小さいサイズに制限されている。

IBM

2014年、IBMはSyNAPSEが開発した非同期方式で動作するチップを発表しました。このチップは、これまでに製造されたチップの中で最も多くのトランジスタ数を備えています。IBMのチップは、パターン認識ベンチマークにおいて従来のコンピューティングシステムよりも桁違いに少ない電力を消費します。^[47]

タイムライン

ORDVACと（同一の）ILLIAC I（1951）^[37]^[38]
ジョニアック（1953）^[48]
ヴァイザック（1955）
キエフ（1958年）、PL/1言語が登場するよりずっと前からポインタを使ったプログラミング言語を使用していたソビエトのマシン^[49]
イリアックII（1962）^[37]
ビクトリア大学マンチェスター校がアトラスを建設（1964年）
ICL 1906Aおよび1906Sメインフレームコンピュータは、1900シリーズの一部であり、1964年から10年以上にわたってICLによって販売されました^[50]
ポーランドのコンピューターKAR-65 と K-202 (それぞれ 1965 年と 1970 年)
ハネウェルCPU6180（1972年）^[51]とシリーズ60レベル68（1981年）^[52]^[53]は、Multicsが非同期で動作していた。
ソ連のビットスライスマイクロプロセッサモジュール（1970年代後半）^{[54] [}^55] К587、^[56] К588 ^[57]およびК1883（東ドイツではU83x）^{[58]として製造された}
カリフォルニア工科大学非同期マイクロプロセッサ、世界初の非同期マイクロプロセッサ（1988年）^[39]^[41]
ARM - AMULETの実装(1993 年と 2000 年)
MIPS R3000の非同期実装、MiniMIPS (1998) と呼ばれる
XAPプロセッサのいくつかのバージョンでは、異なる非同期設計スタイルが実験された。バンドルデータXAP、1-of-4 XAP、1-of-2（デュアルレール）XAP（2003年？）^[59]
ZC Yu、 SB Furber、LA Planaによって設計されたARM互換プロセッサ（2003年？）「セキュリティに敏感なアプリケーションのための非同期設計の利点を探求するために特別に設計された」 ^[59]
SAMIPS（2003）、MIPS R3000プロセッサの合成可能な非同期実装^[60]^[61]
MIPSアーキテクチャ命令セットのサブセットを実行する「ネットワークベース非同期アーキテクチャ」プロセッサ（2005年）^[59]
Handshake Solutions の ARM996HS プロセッサ (2006)
Handshake SolutionsのHT80C51プロセッサ（2007年？）。^[62]
Vortexは、Intelのロード/ストアアーキテクチャを備えたスーパースカラ汎用CPUです（2007年）。 ^[63]これはFulcrum Microsystemのテストチップ2として開発され、一部のコンポーネントを除いて商品化されませんでした。チップにはDDR SDRAMと、Nexusシステムオンチップネットを介してCPUに接続された10Gbイーサネットインターフェイスが含まれていました^[63]^[64]
チャールズ・H・ムーアのSEAforthマルチコアプロセッサ（2008年）^[65]
GA144 ^[66] マルチコアプロセッサ（2010年）チャールズ・H・ムーア
TAM16: 16ビット非同期マイクロコントローラIPコア（Tiempo）^[67]
Aspida非同期DLXコア^[68]非同期オープンソースDLXプロセッサ（ASPIDA）は、ASICバージョンとFPGAバージョンの両方で実装されています^[69]

参照

注記

^ グローバルに非同期、ローカルに同期した回路が可能です。
^ ドライストーンも使用された。^[39]^{: 4, 8}

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さらに読む

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Red Starは、非同期ロジックで実装されたMIPS R3000のバージョンです。
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SAMIPS は非同期 MIPS R3000 プロセッサを合成しました。
Navarre AsyncArtが開発したNプロトコルは、従来のFPGA向けの最初の商用非同期設計手法です。
PGPSALM 6502マイクロプロセッサの非同期実装
Caltech Async Group ホームページ
Tiempo: 非同期IPと設計ツールを提供するフランス企業
エプソン ACT11 フレキシブル CPU プレスリリース
ニューカッスル・アポン・タイン Async Group ページ

外部リンク

ウィキメディア・コモンズの非同期回路に関連するメディア

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[:2-41] Martin, AJ; Nystrom, M.; Papadantonakis, K.; Penzes, PI; Prakash, P.; Wong, CG; Chang, J.; Ko, KS; Lee, B.; Ou, E.; Pugh, J. (2003). 「Lutonium: サブナノジュールの非同期 8051 マイクロコントローラ」。第 9 回非同期回路およびシステム国際シンポジウム、2003 年。議事録( PDF )。バンクーバー、ブリティッシュコロンビア州、カナダ: IEEE Comput. Soc. pp. 14–23。doi :10.1109/ASYNC.2003.1199162。ISBN 978-0-7695-1898-5. S2CID 13866418。

[:3-42] Martin, Alain J. (2014-02-06). 「25 年前: 最初の非同期マイクロプロセッサ」。コンピュータサイエンス技術レポート。カリフォルニア工科大学。doi : 10.7907/Z9QR4V3H。 {{cite journal}}:ジャーナルを引用するには|journal=(ヘルプ)が必要です

[44] 「セイコーエプソン、TFT 技術でフレキシブルプロセッサを開発」 2010 年 2 月 1 日にWayback Machineにアーカイブ、Mark LaPedus 2005 年

[45] 「低温ポリシリコン TFT 技術に基づく柔軟な 8 ビット非同期マイクロプロセッサ」、Karaki 他著、2005 年。概要: 「柔軟な 8 ビット非同期マイクロプロセッサ ACTII... 電力レベルは同期マイクロプロセッサの 30% です。」

[46] 下田達也著「セイコーエプソン株式会社におけるTFT研究開発活動の紹介」（2005年？）に「フレキシブルな8ビット非同期マイクロプロセッサACT11」の写真が掲載されている。

[47] 「エプソン、世界初のフレキシブル8ビット非同期マイクロプロセッサを開発」

[48] 「セイコーエプソン、フレキシブルマイクロプロセッサの詳細を発表：A4サイズの電子ペーパーも開発中」ポール・カレンダー 2005年

[49] 「SyNAPSE プログラムが高度な脳にヒントを得たチップを開発」Wayback Machineに 2014 年 8 月 10 日にアーカイブ。2014 年 8 月 7 日。

[Johnniac-50] 1968年に書かれたジョニアックの歴史

[Glu62-51] VM グルシュコフと EL ユシチェンコ。コンピュータ「キエフ」の数学的説明。ウクライナ・ソビエト連邦、1962 年 (ロシア語)

[52] 「コンピュータ復活第18号」。

[53] 「完全に非同期で、100 を超えるボードがリクエストを送信し、結果を他の誰かに割り当て、他の誰かの信号やデータを盗み、さまざまな面白い方法で互いに裏切り、時には失敗しました (「操作が完了していません」タイマーが作動して障害を引き起こしました)。... [そこには] 組織化された同期戦略の兆候はありませんでした。さまざまな「準備完了」、「OK、実行」、「サイクルを実行」パルスが、適切な状態と AND 演算された広大なバックパネルを単に通過し、次の人を急降下させました。この一見アドホックなテクノロジには魅力がないわけではありませんが、かなりの程度の重複を可能にしました... また、Multics アドレスメカニズムを既存の 6000 アーキテクチャに独創的でモジュール化された驚くべき方法で [セグメント化とページング] しました... 。ただし、プロセッサの変更とデバッグは楽しいものではありませんでした。」「Multics 用語集: ... 6180」

[54] 「10/81 ... DPS 8/70M CPU」Multics 年表

[55] 「シリーズ 60、レベル 68 は、6180 の再パッケージ化にすぎませんでした。」 Multics ハードウェア機能: シリーズ 60、レベル 68

[56] AA ヴァセンコフ、VL ドシュクニアン、PR マシェヴィッチ、PV ネステロフ、VV テレンコフ、Ju. E. Chicherin、DI Juditsky、「マイクロプロセッサコンピューティングシステム」、特許 US4124890、1978 年 11 月 7 日

[57] DI ジュディツキーの伝記第 4.5.3 章 (ロシア語)

[58] “Серия 587 - Collection ex-USSR Chip's”. 2015年7月17日時点のオリジナルよりアーカイブ。2015年7月16日閲覧。

[59] “Серия 588 - Collection ex-USSR Chip's”. 2015年7月17日時点のオリジナルよりアーカイブ。2015年7月16日閲覧。

[60] “Серия 1883/U830 - Collection ex-USSR Chip's”. 2015年7月22日時点のオリジナルよりアーカイブ。2015年7月19日閲覧。

[Spadavecchia-61] 「暗号化デバイスのためのネットワークベースの非同期アーキテクチャ」Ljiljana Spadavecchia 2005 のセクション「4.10.2 デュアルレール非同期アーキテクチャのサイドチャネル分析」およびセクション「5.5.5.1 命令セット」

[62] Zhang, Qianyi; Theodoropoulos, Georgios (2024). 「SAMIPS: 合成非同期プロセッサ」. arXiv : 2409.20388 [cs.AR].

[63] Zhang, Qianyi; Theodoropoulos, Georgios (2003)。「非同期 MIPS プロセッサに向けて」。Omondi, Amos、Sedukhin, Stanislav (編)。コンピュータシステムアーキテクチャの進歩。コンピュータサイエンスの講義ノート。ベルリン、ハイデルベルク: Springer。pp. 137–150。doi :10.1007 / 978-3-540-39864-6_12。ISBN 978-3-540-39864-6。

[64] 「Handshake Solutions HT80C51」「Handshake Solutions HT80C51 は、ハンドシェイクテクノロジを使用した低電力の非同期 80C51 実装であり、標準の 8051 命令セットと互換性があります。」

[:0-65] Lines, Andrew (2007 年 3 月)。「The Vortex: スーパースカラー非同期プロセッサ」。第13 回 IEEE 国際非同期回路およびシステムシンポジウム (ASYNC'07)。pp. 39–48。doi :10.1109 / ASYNC.2007.28。ISBN 978-0-7695-2771-0. S2CID 33189213。

[66] Lines, A. (2003). 「Nexus: 同期システムオンチップ設計のための非同期クロスバー相互接続」。第 11 回高性能相互接続シンポジウム、2003 年。議事録。スタンフォード、カリフォルニア州、米国: IEEE Comput. Soc. pp. 2–9。doi : 10.1109 / CONECT.2003.1231470。ISBN 978-0-7695-2012-4. S2CID 1799204。

[67] ^ SEAforth の概要、 Wayback Machineで 2008-02-02 にアーカイブ済み「... チップ全体で非同期回路設計。無駄な電力を消費する数十億のダムノードによる中央クロックはありません。... プロセッサコア自体は内部的に非同期です。」

[68] 「GreenArrayChips」「周辺機器を統合した超低電力のマルチコンピュータチップ」

[69] Tiempo: 非同期 TAM16 コア IP

[70] 「ASPIDA sync/async DLX Core」。OpenCores.org 。 2014年9月5日閲覧。

[71] 「非同期オープンソースDLXプロセッサ（ASPIDA）」。