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電子工学におけるグローバル非同期ローカル同期（GALS）は、独立したクロックドメイン間での安全かつ信頼性の高いデータ転送という課題に対処する電子回路設計アーキテクチャです。GALSは1980年代に登場した計算モデルであり、複数の同期アイランド（各アイランドで同期プログラミングを使用）が非同期通信（例えばFIFO）を使用して他のアイランドと相互作用するコンピュータシステムを設計できます。
GALS回路は、非同期ラッパーを介して相互に通信する一連の局所的に同期したモジュールで構成されます。各同期サブシステム（「クロックドメイン」）は、独自の独立したクロック（周波数）で動作できます。利点としては、電磁干渉（EMI）が大幅に低減されることが挙げられます。CMOS回路（ロジックゲート）は、状態が0から1に変化する際に比較的大きな電源電流を必要とします。同期回路では、ほとんどの変化がアクティブなクロックエッジによって開始されるため、これらの変化が集約されます。したがって、アクティブなクロックエッジで電源電流に大きなスパイクが発生します。これらのスパイクは大きな電磁干渉を引き起こし、回路の誤動作につながる可能性があります。これらのスパイクを制限するために、多数のデカップリングコンデンサが使用されます。もう1つの解決策は、GALS設計スタイルを使用することです。つまり、設計は（局所的に）同期（非同期回路よりも設計が容易）ですが、グローバルには非同期です。つまり、異なる（位相シフト、立ち上がりエッジ、立ち下がりエッジなど）クロック信号レジームがあるため、電源電流のスパイクが同時に集約されません。したがって、GALS設計スタイルは、システムオンチップ（SoC）でよく使用されます。[ 1 ]これは特にSoCのネットワークオンチップ（NoC）アーキテクチャで使用されます。[ 2 ]
より大規模なGALS回路の中には、複数のCPUを搭載しているものがある。一般的に、このような単純なプロセッサの非同期アレイでは、各CPUがそれぞれ独立した発振器を備えている。CPUが処理すべきタスクがない場合、その発振器は停止することができる。
場合によっては、各CPUはさらに小さなモジュールに分割され、それぞれが独自の独立したクロックを持つか、ごくまれにクロックがまったくない場合もあります（非同期回路§ 非同期CPU）。