論理合成

コンピュータ工学 において、論理合成とは、通常はレジスタ転送レベル(RTL) での望ましい回路動作の抽象的な仕様を、通常は合成ツールと呼ばれるコンピュータプログラムによって、論理ゲートの観点から設計実装に変換するプロセスです。このプロセスの一般的な例としては、 VHDLやVerilogなどのハードウェア記述言語で指定された設計の合成が挙げられます。^[1]合成ツールには、 PALやFPGAなどのプログラマブルロジックデバイスのビットストリームを生成するものもあれば、 ASICの作成を対象としたものもあります。論理合成は、電子設計自動化における回路設計の 1 つのステップであり、他には配置配線と検証と妥当性確認があります。

論理合成の起源は、ジョージ・ブール(1815 ～ 1864)による論理の処理にまで遡ることができ、現在ではブール代数と呼ばれています。1938 年、クロード・シャノンは、 2 値ブール代数でスイッチング回路の動作を記述できることを示しました。初期の論理設計では、真理値表表現をカルノー図として操作していました。カルノー図に基づく論理の最小化は、マップ内のエントリを組み合わせる方法に関する一連の規則によって導かれます。人間の設計者は通常、最大 4 ～ 6 個の変数を含むカルノー図のみを扱うことができます。

論理最小化の自動化に向けた第一歩は、コンピュータ上で実装できるクワイン・マクラスキー法の導入でした。まさにこの最小化手法によって、 2 レベル最小化の基礎となる素因数と最小コスト被覆の概念が提示されました。今日では、はるかに効率的なEspresso ヒューリスティック論理最小化器が、この操作の標準ツールになっています。^{[更新が必要]初期の研究のもう 1 つの分野は、}有限状態マシン(FSM)の状態最小化とエンコードで、これは設計者にとって悩みの種でした。論理合成の用途は、主にデジタル コンピュータの設計でした。したがって、IBMとベル研究所は、論理合成の初期の自動化において極めて重要な役割を果たしました。個別の論理コンポーネントからプログラマブル ロジック アレイ(PLA) への進化によって、効率的な 2 レベル最小化の必要性が高まりました。これは、2 レベル表現で項を最小化すると PLA の領域が削減されるためです。

2 レベル論理回路は、超大規模集積回路(VLSI) 設計ではそれほど重要ではありません。ほとんどの設計では、複数レベルのロジックが使用されています。RTL または動作記述におけるほぼすべての回路表現は、マルチレベル表現です。マルチレベル回路の設計に使用された初期のシステムは、IBM の LSS でした。これは、ローカル変換を使用してロジックを簡素化しました。LSS と Yorktown Silicon Compiler の取り組みにより、1980 年代に論理合成の研究が急速に進みました。いくつかの大学が研究結果を公開することで貢献しており、最も有名なのはカリフォルニア大学バークレー校の SIS 、カリフォルニア大学ロサンゼルス校の RASP 、コロラド大学ボルダー校の BOLD です。10 年以内に、このテクノロジは電子設計自動化企業が提供する商用論理合成製品に移行しました。

論理合成ソフトウェア パッケージの主要な開発者およびプロバイダーは、Synopsys、Cadence、Siemensです。これらの企業の合成ツールは、 Synopsys Design Compiler、 Cadence First Encounter、 Siemens Precision RTL です。

論理設計は、電子回路の機能設計を論理演算、算術演算、制御フローなどを捉えた表現に変換する標準設計サイクルのステップです。このステップの一般的な出力はRTL記述です。論理設計の次には通常、回路設計ステップが続きます。現代の電子設計自動化では、回路の動作記述に基づいた高レベル合成ツールを使用して、論理設計の一部を自動化することができます。 ^[2]

論理演算は通常、ブール AND、OR、XOR、および NAND 演算で構成され、電子回路における最も基本的な演算形式です。算術演算は通常、論理演算子を使用して実装されます。

設計者の生産性向上を目標に、動作レベルで指定された回路の合成に関する研究の取り組みにより、2004 年に複雑な ASIC および FPGA 設計に使用される商用ソリューションが登場しました^[3]。これらのツールは、ANSI C/C++ や SystemC などの高級言語を使用して指定された回路を、ゲートレベルのロジック合成フローの入力として使用できるレジスタ転送レベル (RTL) 仕様に自動的に合成します。^[3] ESL 合成とも呼ばれる高レベル合成を使用すると、クロック サイクルや浮動小数点 ALU などの構造コンポーネント全体への作業の割り当ては、最適化手順を使用してコンパイラによって行われますが、RTL ロジック合成 (実行スレッドがクロック サイクル内で変数に対して複数の読み取りと書き込みを行うことができる動作 Verilog または VHDL からでも) では、それらの割り当ての決定が既に行われています。

論理関数の典型的な実用的な実装では、論理要素のマルチレベル ネットワークが使用されます。設計の RTL 記述から始めて、合成ツールは対応するマルチレベルブール ネットワークを構築します。

次に、テクノロジに依存しないいくつかの手法を使用してこのネットワークを最適化してから、テクノロジに依存する最適化を実行します。テクノロジに依存しない最適化中の一般的なコスト関数は、ロジック関数の因数分解表現の合計リテラル数です (これは回路面積と非常によく相関します)。

最後に、テクノロジ依存の最適化により、テクノロジに依存しない回路が、特定のテクノロジのゲート ネットワークに変換されます。テクノロジ マッピング中およびマッピング後に、単純なコスト見積もりは、より具体的な実装主導の見積もりに置き換えられます。マッピングは、テクノロジ ライブラリで使用可能なゲート (ロジック関数)、各ゲートのドライブ サイズ、各ゲートの遅延、電力、および面積特性などの要因によって制約されます。

• シリコンコンパイラ
• 二分決定図
• 機能検証
• ブール微分積分
• DECの統合設計の合成。1980 年代にVAX 9000メインフレームの CPU やその他の IC を設計するために使用されたツールです。

• 『Electronic Design Automation For Integrated Circuits Handbook』、Lavagno、Martin、Scheffer 著、ISBN 0-8493-3096-3電子設計自動化分野の調査。上記の概要は、Sunil Khatri と Narendra Shenoy 著の第 2 巻、第 2 章「Logic Synthesis」から許可を得て引用したものです。 

• Burgun, Luc、Greiner, Alain、Prado Lopes Eudes (1994 年 10 月)。「FPGA アーキテクチャのロジック合成における一貫したアプローチ」。国際 ASIC 会議 (ASICON) の議事録。ペキン: 104–107。
• Jiang, Jie-Hong「Roland」、Devadas, Srinivas (2009)。「第 6 章: ロジック合成の要点」。Wang, Laung-Terng、Chang, Yao-Wen、Cheng, Kwang-Ting (編)。電子設計自動化: 合成、検証、テスト。Morgan Kaufmann。ISBN 978-0-12-374364-0。
• Hachtel, Gary D.; Somenzi, Fabio (2006) [1996].論理合成と検証アルゴリズム. Springer Science & Business Media . ISBN 0-7923-9746-0。
• Hassoun, ソーハ州;笹尾勉編（2002年）。論理合成と検証。クルーワー。ISBN 978-0-7923-7606-4。
• Perkowski, Marek A.; Grygiel, Stanislaw (1995-11-20). 「6. 分解に関する研究の歴史的概要」。関数分解に関する文献調査(PDF) 。バージョン IV。機能分解グループ、電気工学部、ポートランド大学、オレゴン州ポートランド、米国。CiteSeerX 10.1.1.64.1129  。2021-03-28にオリジナルからアーカイブ(PDF) 。2021-03-28に取得。（188ページ）
• Stanković, Radomir S. [ドイツ語] ; Sasao, Tsutomu; Astola, Jaakko Tapio [フィンランド語] (2001 年 8 月)。「スイッチング理論とロジック設計の最初の 20 年間の出版物」(PDF)。タンペレ国際信号処理センター (TICSP) シリーズ。タンペレ工科大学 / TTKK、モニスタモ、フィンランド。ISSN  1456-2774。S2CID 62319288。#  14。2017年 8 月 9 日にオリジナルからアーカイブ(PDF) 。2021年 3 月 28 日に取得。（4+60ページ）

• ウィキメディア・コモンズのロジックデザインに関連するメディア