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 Zenマイクロアーキテクチャのロゴは閉じた円相である。 | |
| 一般情報 | |
|---|---|
| 発売 | 2017年3月2日[1] |
| デザイン： | アム |
| 共通メーカー | |
| CPUIDコード | 家族 17時間 |
| キャッシュ | |
| L1キャッシュ | 64 KB 命令、コアあたり 32 KB データ |
| L2キャッシュ | コアあたり 512 KB |
| L3キャッシュ | CCXあたり 8 MB (APU: 4 MB) |
| アーキテクチャと分類 | |
| テクノロジーノード | 14nm（フィンFET）[2] |
| 命令セット | AMD64 (x86-64) |
| 物理的仕様 | |
| トランジスタ |
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| コア |
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| ソケット | |
| 製品、モデル、バリエーション | |
| 製品コード名 |
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| ブランド名 | |
| 歴史 | |
| 前任者 | 掘削機（第4世代） |
| 後継 | 禅+ |
| サポート状況 | |
| サポート | |
Zenは、 AMDのコンピュータプロセッサマイクロアーキテクチャであるZenファミリーの最初のイテレーションです。2017年2月にRyzenシリーズのCPUで初めて使用されました。 [4]最初のZenベースのプレビューシステムはE3 2016でデモされ、 Intel Developer Forum 2016の1ブロック先で開催されたイベントで初めて詳細が発表されました。コードネーム「Summit Ridge」の最初のZenベースのCPUは2017年3月初旬に市場に登場し、Zen由来のEpycサーバープロセッサは2017年6月に発売され[11]、ZenベースのAPUは2017年11月に登場しました。[12]
Zenは、AMDのこれまでの長年使用されてきたBulldozerアーキテクチャとは異なる白紙の設計である。Zenベースのプロセッサは14nm FinFETプロセスを使用し、よりエネルギー効率が良く、サイクルごとに大幅に多くの命令を実行できるとされている。SMTが導入され、各コアで2つのスレッドを実行できる。キャッシュシステムも再設計され、L1キャッシュがライトバックになった。Zenプロセッサは3つの異なるソケットを使用する。デスクトップRyzenチップはAM4ソケットを使用し、DDR4をサポートする。ハイエンドデスクトップのZenベースのThreadripperチップはクアッドチャネルDDR4メモリをサポートし、TR4ソケットを使用して64個のPCIe 3.0レーン（24レーンに対して）を提供する。[13] [14] Epycサーバープロセッサは、 SP3ソケットを使用して128個のPCIe 3.0レーンとオクタチャネルDDR4を提供する。
ZenはSoC設計に基づいています。[15]メモリコントローラとPCIe、SATA、USBコントローラは、プロセッサコアと同じチップに組み込まれています。これにより、チップの複雑さとダイ面積は犠牲になりますが、帯域幅と電力の点で利点があります。 [16]このSoC設計により、Zenマイクロアーキテクチャは、ラップトップや小型フォームファクタのミニPCからハイエンドのデスクトップやサーバーにまで拡張できます。
2020年までに、AMDはすでに2億6000万個のZenコアを出荷している。[17]
デザイン
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AMDによれば、Zenの主な焦点はコアあたりのパフォーマンスの向上にある。[21] [22] [23]
新機能や改良された機能には以下のものがある: [24]
- L1 キャッシュがライトスルーからライトバックに変更され、レイテンシが低減し、帯域幅が拡大しました。
- SMT（同時マルチスレッド）アーキテクチャは、コアあたり2つのスレッドを可能にします。これは、以前のBulldozerアーキテクチャで使用されていたCMT（クラスター化マルチスレッド）設計からの脱却です。これは、以前は一部のIBM、Intel、およびOracleプロセッサで提供されていた機能です。 [25]
- すべてのZenベースのCPUの基本的な構成要素は、4つのコアとそれに関連するキャッシュで構成されるコアコンプレックス（CCX）です。4つ以上のコアを持つプロセッサは、 Infinity Fabricによって接続された複数のCCXで構成されます。[26]コア数が4の倍数でないプロセッサでは、一部のコアが無効になっています。
- コアあたり4つのALU、2つのAGU /ロードストアユニット、および2つの浮動小数点ユニット。 [27]
- 新しく導入された「大型」マイクロオペレーションキャッシュ。[28]
- 各SMTコアは1サイクルあたり最大6つのマイクロオペレーション（1サイクルあたり6つの整数マイクロオペレーションと4つの浮動小数点マイクロオペレーションの組み合わせ）をディスパッチできます。[29] [30]
- L1 および L2 帯域幅が 2 倍近く高速化し、L3 キャッシュの合計帯域幅は 5 倍に増加しました。
- クロックゲーティング。
- より大きなリタイア、ロード、およびストア キュー。
- ボブキャットマイクロアーキテクチャに似た間接ターゲットアレイを備えたハッシュパーセプトロンシステムを使用した分岐予測の改善。 [31] AMDのエンジニアであるマイク・クラークはこれをニューラルネットワークと比較した。 [32]
- 分岐予測器はフェッチステージから分離されています。
- スタックポインタを変更するための専用スタックエンジン。Intel HaswellおよびBroadwellプロセッサのものと類似している。[33]
- 移動除去は、物理的なデータ移動を減らして消費電力を削減する方法です。
- Intel のSkylakeとのバイナリ互換性(VT-x およびプライベート MSR を除く):
- キャッシュラインをクリアするためのCLZERO命令。[34] ECC関連のマシンチェック例外の処理に役立ちます。
- PTE (ページ テーブルエントリ) の結合。4 kB のページ テーブルを 32 kB のページ サイズ に結合します。
- 「ピュアパワー」（より正確な電力監視センサー）[35]
- Intelスタイルの実行平均電力制限（RAPL）測定のサポート。[36]
- スマートプリフェッチ。
- 精度ブースト。
- 拡張周波数範囲（XFR）は、宣伝されているターボ周波数を超えてクロック速度を向上させる自動オーバークロック機能です。[37]
私たちエンジニアがプロセッサをゼロから構築し、最善を尽くす完全な自由を与えられたのは、非常に長いことぶりです。これは、非常に大規模なチームによる複数年にわたるプロジェクトです。途中で短距離走を繰り返すマラソンのようなものです。チームは非常に懸命に取り組んでいますが、ゴールラインは見えています。前世代に比べてパフォーマンスと消費電力が大幅に向上することを保証します。
— スザンヌ・プラマー、禅チームリーダー、2015年9月19日。[38]
Zenアーキテクチャは、GlobalFoundriesに下請けされた14ナノメートル FinFETプロセスに基づいて構築されており、[39] GlobalFoundriesは、 Samsung Electronicsから14nmプロセスのライセンスを取得しています。[40]これにより、以前のAMD FX CPUとAMD APUのそれぞれ32nmプロセスと28nmプロセスよりも効率が向上します。[41]「Summit Ridge」ZenファミリーのCPUはAM4ソケットを使用し、DDR4サポートと95W TDP（熱設計電力）を備えています。[41]新しいロードマップではデスクトップ製品のTDPは確認されていませんが、最大2つのZenコアを搭載した低電力モバイル製品では5〜15W、最大4つのZenコアを搭載したパフォーマンス重視のモバイル製品では15〜35Wの範囲が示唆されています。[42]
各 Zen コアは、クロック サイクルごとに 4 つの命令をデコードでき、整数セグメントと浮動小数点セグメントにそれぞれ 1 つずつ、合計 2 つのスケジューラにデータを供給するマイクロオペレーション キャッシュを備えています。[43] [44]各コアには、2 つのアドレス生成ユニット、4 つの整数ユニット、4 つの浮動小数点ユニットがあります。浮動小数点ユニットのうち 2 つは加算器で、2 つは乗算加算器です。ただし、乗算加算演算を使用すると、加算器ユニットの 1 つで同時加算演算が行われない場合があります。[45] 分岐予測器にも改良が加えられています。L1 キャッシュ サイズは、命令用にコアあたり 64 KB、データ用にコアあたり 32 KB です。L2 キャッシュ サイズはコアあたり 512 KB、L3 はコアあたり 1～2 MB です。L3 キャッシュは、以前の AMD 設計の 5 倍の帯域幅を提供します。
歴史と発展
AMDは、2012年8月にジム・ケラーを再雇用した直後にZenマイクロアーキテクチャの計画を開始しました。[46] AMDは2015年に正式にZenを発表しました。
Zenを担当するチームは、ケラー（3年間の在任期間を経て2015年9月に退任）とZenチームリーダーのスザンヌ・プラマーによって率いられた。[47] [48] ZenのチーフアーキテクトはAMDシニアフェローのマイケル・クラークであった。[49] [50] [51]
Zenは当初、ARM64ベースの姉妹コアであるK12に続いて2017年にリリースされる予定だったが、AMDの2015年のFinancial Analyst Dayで、K12がZen設計を優先して延期され、2016年内に市場に投入されることが明らかになった。[9] Zenベースの最初のプロセッサのリリースは2016年10月になると予想されている。[52]
2015年11月、AMD内部の情報筋は、Zenマイクロプロセッサがテストされ、「すべての期待を満たし」、「重大なボトルネックは発見されなかった」と報告した。[2] [53]
2015年12月、サムスンがAMDの14nm FinFETプロセッサの製造業者として契約された可能性があるという噂がありました。これにはZenと、当時発売予定だったPolaris GPUアーキテクチャの両方が含まれていました。 [54]これは、AMDが2016年7月にサムスンの14nm FinFETプロセスで製品が正常に製造されたと発表したことで明らかになりました。[55] AMDは「必要な場合」サムスンを使用すると述べ、これにより1つのファウンドリへの依存を減らすことでAMDのリスクが軽減されると主張しました。
2019年12月、AMDは第2世代Zen+アーキテクチャを使用して構築された第1世代Ryzen製品の発売を開始しました。[56]
先行製品に対する優位性
製造工程
Zenをベースにしたプロセッサは14nm FinFETシリコンを使用している。[57]これらのプロセッサはGlobalFoundriesで製造されていると報告されている。[58] Zen以前のAMDの最小プロセスサイズは、SteamrollerおよびExcavatorマイクロアーキテクチャで使用されている28nmであった。[59] [60]直接の競合であるIntelのSkylakeおよびKaby Lakeマイクロアーキテクチャも14nm FinFETで製造されている。[61]ただし、Intelは2017年後半に10nm部品のリリースを開始する予定であった。[62] Intelはこの目標を達成できず、2021年にはモバイルチップのみが10nmプロセスで製造されている。 Intelの14nm FinFETと比較して、AMDは2017年2月にZenコアは10%小さくなると主張した。[63]インテルは2018年7月に、10nmのメインストリームプロセッサは2019年後半より前には登場しないと発表した。[64]
同一の設計であれば、ダイを縮小することで、同じ周波数（または電圧）でより少ない電流（および電力）を消費することになります。CPUは通常、電力制限があるため（通常は最大約125W 、 モバイルの場合は約45W）、トランジスタを小さくすることで、同じ周波数でより低い電力、または同じ電力でより高い周波数を実現できます。[65]
パフォーマンス
2016年のZenの主要目標の1つは、コアあたりのパフォーマンスに重点を置くことであり、前世代に比べてサイクルあたりの命令数（IPC）を40％向上させることを目標としていました。[66] 比較すると、Excavatorは以前のアーキテクチャよりも4〜15％の改善を提供しました。 [67] [68] AMDは、最終的なZenマイクロアーキテクチャが実際にExcavatorよりもIPCで52％の改善を達成したと発表しました。[69] SMTの組み込みにより、各コアで最大2つのスレッドを処理できるようになり、利用可能なリソースをより有効に活用して処理スループットが向上します。
Zenプロセッサはチップ全体にセンサーを採用し、周波数と電圧を動的に調整します。[70]これにより、利用可能な冷却に基づいてプロセッサ自体が最大周波数を動的かつ自動的に定義できるようになります。
AMDは、8コア/16スレッドのZenプロセッサが、 Blenderレンダリング[4] [10]およびHandBrakeベンチマークで同等のクロックのIntel Broadwell-Eプロセッサを上回ることを実証しました。 [70]
ZenはAVX2をサポートしていますが、Intelの1クロックサイクルと比較して、各AVX2命令を完了するのに2クロックサイクルが必要です。[71] [72]この違いはZen 2で修正されました。
メモリ
ZenはDDR4メモリ（最大8チャネル）[73]とECC [74]をサポートしています。
リリース前のレポートでは、Zenアーキテクチャを使用するAPUは高帯域幅メモリ（HBM）もサポートすると述べられていました。[75]しかし、最初に実証されたAPUはHBMを使用していませんでした。[76] AMDの以前のAPUは、GPUとCPUの両方で共有メモリに依存していました。
消費電力と発熱量
FinFET シリコンの 14 nm ノードで構築されたプロセッサは、28 nm および 32 nm の非 FinFET の前身プロセッサ (同等の設計の場合) よりも消費電力が削減され、発熱も低減されるか、同等の発熱量/消費電力で計算能力が向上します。
Zenはクロックゲーティングも使用しており、[44]コアの使用率の低い部分の周波数を下げて電力を節約しています。これはAMDのSenseMIテクノロジーによるもので、チップ全体のセンサーを使用して周波数と電圧を動的に調整します。[70]
強化されたセキュリティと仮想化サポート
Zen は、AMD のセキュア メモリ暗号化 (SME) と AMD のセキュア暗号化仮想化 (SEV) のサポートを追加しました。セキュア メモリ暗号化は、ページ テーブル エントリごとに実行されるリアルタイムのメモリ暗号化です。暗号化はハードウェア AES エンジンで行われ、キーは起動時にオンボードの「セキュリティ」プロセッサ ( ARM Cortex-A5 ) によって管理され、各ページが暗号化されるため、あらゆる DDR4 メモリ (不揮発性のものを含む) を暗号化できます。AMD SME は、メモリの内容をメモリ スヌーピングやコールド ブート攻撃に対してより耐性のあるものにします。[77] [78]
SME は、ページ テーブルを通じてメモリの個々のページを暗号化済みとしてマークするために使用できます。暗号化済みとしてマークされたメモリ ページは、DRAM から読み取られるときに自動的に復号化され、DRAM に書き込まれるときに自動的に暗号化されます。SME 機能は CPUID 機能によって識別され、SYSCFG MSR によって有効になります。有効になると、ページ テーブル エントリによってメモリへのアクセス方法が決定されます。ページ テーブル エントリにメモリ暗号化マスクが設定されている場合、そのメモリは暗号化メモリとしてアクセスされます。メモリ暗号化マスク (およびその他の関連情報) は、機能の存在を識別する同じ CPUID 機能によって返される設定から決定されます。[79]
セキュア暗号化仮想化 (SEV) 機能により、仮想マシン (VM) のメモリ内容をゲスト VM 固有のキーで透過的に暗号化できます。メモリ コントローラには、システム内のさまざまな VM で使用するために複数のキーをプログラムできる高性能暗号化エンジンが含まれています。これらのキーのプログラミングと管理は、これらのタスク用の API を公開する AMD セキュア プロセッサ ファームウェアによって処理されます。[80]
接続性
Zen CPUはサウスブリッジの大部分をSoCに組み込んでおり、 SATA、USB、PCI Express NVMeリンクを搭載しています。[81] [82]ソケットAM4チップセットを追加することで、SATAやUSB接続の追加、AMDのCrossfireやNvidiaのSLIのサポートなどの接続オプションを追加できます。[83]
AMDは、Radeon Instinctラインを発表する際に、今後発売されるZenベースのNaplesサーバーCPUは、ディープラーニングシステムの構築に特に適していると主張しました。[84] [85] Naples CPUあたり128 [86] PCIeレーンにより、8枚のInstinctカードをPCIe x16で単一のCPUに接続できます。これは、 PCIeレーン がわずか40 [要出典]のIntel Xeonラインと比較して優れています。
特徴
CPU
APU
APU機能表
製品
Zenアーキテクチャは、現在の世代のデスクトップRyzen CPUに使用されています。また、Epycサーバープロセッサ（ Opteronプロセッサの後継）やAPUにも使用されています。[75] [信頼できない情報源] [87] [88]
AMDのロードマップによると、グラフィックス処理ユニットのない最初のデスクトッププロセッサ（コードネーム「Summit Ridge」）は当初2016年末に販売開始される予定だった。AMDアクセラレーテッドプロセッシングユニットタイプの最初のモバイルおよびデスクトッププロセッサ（コードネーム「Raven Ridge」）は2017年後半に続く予定だった。[89] AMDは正式にZenを2017年第1四半期まで延期した。2016年8月、アーキテクチャの初期のデモでは、3.0GHzの8コア/16スレッドのエンジニアリングサンプルCPUが披露された。[10]
2016年12月、AMDはRyzenブランドのデスクトップCPUラインを2017年第1四半期にリリースすることを正式に発表しました。また、サーバープロセッサは2017年第2四半期に、モバイルAPUは2017年下半期にリリースされることも確認しました。[90]
2017年3月2日、AMDはZenアーキテクチャベースの初のオクタコアRyzenデスクトップCPUを正式に発表した。2017年第1四半期にリリースされた3つのCPUの最終的なクロック速度とTDPは、以前のK15h（Piledriver）アーキテクチャに比べてワットあたりのパフォーマンスが大幅に向上していることが示された。[91] [92]オクタコアRyzenデスクトップCPUは、IntelのBroadwellオクタコアCPUに匹敵するワットあたりのパフォーマンスを示した。[93] [94]
2017年3月、AMDはZenアーキテクチャに基づくサーバーCPUのエンジニアリングサンプルも公開した。このCPU（コードネーム「Naples」）は、各CPUが32コア/64スレッドのデュアルソケットサーバープラットフォームとして構成されていた。[4] [10]
デスクトッププロセッサ
Ryzen 1000 デスクトップ CPU の共通機能:
- ソケット: AM4。
- すべての CPU はデュアル チャネルモードでDDR4 -2666 をサポートします。
- すべての CPU は 24 個のPCIe 3.0レーンをサポートしています。レーンのうち 4 つはチップセットへのリンクとして予約されています。
- 統合グラフィックスはありません。
- L1キャッシュ: コアあたり 96 KB (32 KB データ + 64 KB 命令)。
- L2 キャッシュ: コアあたり 512 KB。
- ノード/製造プロセス: GlobalFoundries 14 LP。
- ^ 発売時のメーカー希望小売価格
- ^ コア コンプレックス (CCX) × CCX あたりのコア数
Ryzen 1000 HEDT CPU の共通機能:
- ソケット: TR4。
- すべての CPU はクアッドチャネルモードでDDR4 -2666 をサポートします。
- すべての CPU は 64 個のPCIe 3.0レーンをサポートしています。レーンのうち 4 つはチップセットへのリンクとして予約されています。
- 統合グラフィックスはありません。
- L1キャッシュ: コアあたり 96 KB (32 KB データ + 64 KB 命令)。
- L2 キャッシュ: コアあたり 512 KB。
- ノード/製造プロセス: GlobalFoundries 14LP。
- ^ 発売時のメーカー希望小売価格
- ^ コア コンプレックス (CCX) × CCX あたりのコア数
- ^ プロセッサ パッケージには、統合ヒート スプレッダに構造的なサポートを提供するための 2 つの追加の非アクティブ ダイが含まれています。
デスクトップ APU
Ryzen APU は、名前の末尾に G または GE が付いていることで識別されます。
@Raven_Ridge@Ryzen_3_2200G@YD2200C5M4MFB_AN_1750SUT_9HA7534X70147_DSCx2_polysilicon_microscope_stitched@5x.jpg/500px-AMD@14nm@Zen(Zeppelin)@Raven_Ridge@Ryzen_3_2200G@YD2200C5M4MFB_AN_1750SUT_9HA7534X70147_DSCx2_polysilicon_microscope_stitched@5x.jpg)
- ^ 統合シェーダー :テクスチャ マッピング ユニット :レンダリング出力ユニットと計算ユニット (CU)
- ^ 単精度パフォーマンスは、 FMA演算に基づくベース (またはブースト) コア クロック速度から計算されます。
モバイルAPU
- ^ 統合シェーダー :テクスチャ マッピング ユニット :レンダリング出力ユニットと計算ユニット(CU)
- ^ 単精度パフォーマンスは、 FMA操作に基づいてベース (またはブースト) コア クロック速度から計算されます。
ウルトラモバイルAPU
ダリ
- ^ 統合シェーダー :テクスチャ マッピング ユニット :レンダリング出力ユニットと計算ユニット(CU)
- ^ 単精度パフォーマンスは、 FMA操作に基づいてベース (またはブースト) コア クロック速度から計算されます。
ポロック
- ^ 統合シェーダー :テクスチャ マッピング ユニット :レンダリング出力ユニットと計算ユニット(CU)
- ^ 単精度パフォーマンスは、 FMA操作に基づいてベース (またはブースト) コア クロック速度から計算されます。
組み込みプロセッサ
V1000
2018年2月、AMDは4つのSKUを備えた組み込み型Zen+Vega APUのV1000シリーズを発表しました。[118]
- ^ 統合シェーダー :テクスチャ マッピング ユニット :レンダリング出力ユニットと計算ユニット (CU)
- ^ 単精度パフォーマンスは、 FMA演算に基づくベース (またはブースト) コア クロック速度から計算されます。
R1000
2019 年に、AMD は組み込み型 Zen+Vega APU の R1000 シリーズを発表しました。
- ^ 統合シェーダー :テクスチャ マッピング ユニット :レンダリング出力ユニットと計算ユニット (CU)
- ^ 単精度パフォーマンスは、 FMA演算に基づくベース (またはブースト) コア クロック速度から計算されます。
サーバープロセッサ
AMDは2017年3月、Zenをベースにしたサーバープラットフォーム（コードネームNaples）を同年第2四半期にリリースすると発表した。このプラットフォームには1ソケットおよび2ソケットのシステムが含まれる。マルチプロセッサ構成のCPUはAMDのInfinity Fabricを介して通信する。[119]各チップは8チャネルのメモリと128のPCIe 3.0レーンをサポートし、そのうち64レーンはデュアルプロセッサ構成でインストールされた場合にInfinity Fabricを介したCPU間通信に使用される。[120] AMDは2017年5月にNaplesをEpycというブランド名で正式に発表した。[121]
2017年6月20日、AMDはテキサス州オースティンでの発表イベントでEpyc 7000シリーズCPUを正式にリリースしました。[122] 共通の機能:
- SP3ソケット
- Zenマイクロアーキテクチャ
- GloFo 14nmプロセス
- 4つのSOC [123]ダイを備えたMCM、ダイあたり最大4つのコアとCCXあたり8MiBのL3キャッシュを備えた2つのコアコンプレックス（CCX）
- 8 チャネルDDR4-2666 (7251 は DDR4-2400 に制限)
- ソケットあたり128のPCIe 3.0レーン、そのうち64は2PプラットフォームのInfinity Fabricに使用されます。
- ^ 「P」サフィックスが付いたモデルはユニプロセッサであり、シングルソケット構成でのみ利用可能です。
- ^ コア コンプレックス (CCX) × CCX あたりのコア数
- ^ Epyc 組み込み 7001 シリーズ モデルの仕様は、Epyc 7001 シリーズと同一です。
組み込みサーバープロセッサ
2018年2月、AMDは組み込みZen CPUのEPYC 3000シリーズも発表した。[133] EPYC Embedded 3000シリーズCPUの共通機能:
- ソケット: SP4 (31xx および 32xx モデルは SP4r2 パッケージを使用します)。
- すべての CPU はデュアル チャネルモードでECC DDR4 -2666 をサポートします(3201 は DDR4-2133 のみをサポートします)。一方、33xx および 34xx モデルはクアッド チャネル モードをサポートします。
- L1キャッシュ: コアあたり 96 KB (32 KB データ + 64 KB 命令)。
- L2 キャッシュ: コアあたり 512 KB。
- すべての CPU は、CCD あたり32 個のPCIe 3.0レーン (最大 64 レーン) をサポートします。
- 製造プロセス: GlobalFoundries 14 nm。
- ^ コア コンプレックス (CCX) × CCX あたりのコア数
参照
ウィキメディア・コモンズには、 Zen マイクロアーキテクチャに関連するメディアがあります。
参考文献
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外部リンク
- Ryzen プロセッサ – AMD