ジャンクション

JTAG (これを制定したJoint Test Action Groupにちなんで命名) は、プリント回路基板の設計を検証し、製造後にテストするための業界標準です。

JTAGは、デジタルシミュレーションを補完するツールとして、電子設計自動化（EDA）におけるオンチップ計測の標準を実装しています。^{[1]システムアドレスとデータバスへの外部からの直接アクセスを必要とせず、オーバーヘッドの少ないアクセスを実現する}シリアル通信インターフェイスを実装する専用デバッグポートの使用を指定します。インターフェイスは、チップのロジックレベルとさまざまな部品のデバイス機能を示す一連のテストレジスタにアクセスするためのステートフルプロトコルを実装するオンチップテストアクセスポート（TAP）に接続します。

Joint Test Action Group は、設計を検証し、製造後にプリント回路基板をテストする方法を開発するために 1985 年に結成されました。1990 年に、電気電子技術者協会は、その取り組みの結果を「標準テスト アクセス ポートおよび境界スキャン アーキテクチャ」と題する IEEE 標準 1149.1-1990 にまとめました。

JTAG規格は、多くの半導体チップメーカーによってベンダー固有の機能を提供するために特殊なバリエーションで拡張されてきました。^[2]

1980 年代には、ボール グリッド アレイや同様の実装技術を使用した多層回路基板と集積回路(IC)が標準となり、プローブが利用できない IC 間の接続が行われました。回路基板の製造および現場での故障の大部分は、基板のはんだ接合部の不良、基板接続の不完全さ、または IC パッドからピン リード フレームへのボンドとボンド ワイヤが原因でした。ジョイント テスト アクション グループ (JTAG) は、これらの故障を発見できるように、IC パッド間のピン配置ビューを提供するために 1985 年に設立されました。

この業界標準は、長年の使用を経て、 1990年にIEEE Std. 1149.1-1990 ^[3]としてIEEE標準になりました。同年、IntelはJTAGを搭載した最初のプロセッサ( 80486 )をリリースし、すべてのメーカーによる採用が加速しました。1994年には、バウンダリスキャン記述言語(BSDL)の記述を含む補足が追加されました。EXTESTですべてゼロを使用すること、SAMPLEとPRELOADの使用を分離すること、OBSERVE_ONLYセルの実装を改善することなど、さらなる改良が行われ、2001年にリリースされました。^[4] 1990年以来、この標準は世界中のエレクトロニクス企業に採用されています。バウンダリスキャンは現在、JTAGとほぼ同義ですが、JTAGはこのような製造アプリケーション以外にも重要な用途があります。2013年^[5]のIEEE Std. 1149.1 では、オプション機能の膨大なセット、BSDL への関連拡張機能、およびTclに基づく新しい手続き型記述言語 (PDL) が導入されました。

JTAG の初期の用途はボードレベルのテストを対象としていましたが、ここでの JTAG 標準は、デバイス、ボード、システムのテスト、診断、および障害分離を支援するために設計されました。今日、JTAG は集積回路のサブブロックにアクセスするための主要な手段として使用されており、他のデバッグ対応の通信チャネルがない可能性のある組み込みシステムのデバッグに不可欠なメカニズムになっています。 ^[要出典]ほとんどのシステムでは、CPU リセット後の最初の命令から JTAG ベースのデバッグを使用できるため、何もセットアップされる前に実行される初期ブートソフトウェアの開発に役立ちます。インサーキットエミュレータ(または、より正確にはJTAG アダプタ) は、ターゲットCPU内のオンチップデバッグモジュールにアクセスするためのトランスポートメカニズムとして JTAG を使用します。これらのモジュールを使用すると、ソフトウェア開発者は、必要に応じてマシン命令レベルで、または (より一般的には) 高水準言語のソースコードで、組み込みシステムのソフトウェアを直接デバッグできます。

システム ソフトウェア デバッグ サポートは、多くのソフトウェア開発者にとって JTAG に関心を持つ主な理由です。PowerPC、MIPS、ARM、x86 などの多くのシリコン アーキテクチャでは、基本的な JTAG プロトコルを中心に、ソフトウェア デバッグ、命令トレース、データ トレースのインフラストラクチャ全体が構築されています。ただし、個々のシリコン ベンダーはこれらの拡張機能の一部のみを実装していることがよくあります。例としては、ARM CoreSightとNexus、および Intel の BTS (Branch Trace Storage)、LBR (Last Branch Record)、IPT (Intel Processor Trace) の実装があります。NDA がない限り文書化されない可能性のある、シリコン ベンダー固有の拡張機能は他にも多数あります。JTAG標準の採用により、JTAG 中心のデバッグ環境が初期のプロセッサ固有の設計から離れることができました。プロセッサは通常、停止、シングル ステップ実行、または自由に実行できます。コード ブレークポイントは、RAM 内のコード (多くの場合、特殊なマシン命令 (例: INT3 ) を使用) と ROM/フラッシュの両方に設定できます。データ ブレークポイントは、RAM への一括データ ダウンロードと同様に、多くの場合使用できます。ほとんどの設計には停止モード デバッグがありますが、一部の設計では、デバッグ対象のコアを停止せずにデバッガーがレジスタやデータ バスにアクセスできます。一部のツールチェーンでは、ARM Embedded Trace Macrocell (ETM) モジュール、または他のアーキテクチャの同等の実装を使用して、特定のサブルーチンからのレジスタへの最初の 7 回のアクセスを無視するようにプログラムされたロジック アナライザーなどの複雑なハードウェア イベントでデバッガー (またはトレース) アクティビティをトリガーできます。

FPGA開発者はデバッグツールの開発にJTAGを使用することもあります。^[6] CPU内で実行されているソフトウェアのデバッグに使用されるのと同じJTAG技術は、FPGA内の他のデジタル設計ブロックのデバッグにも役立ちます。たとえば、カスタムJTAG命令を提供して、FPGA内の任意の信号セットから構築されたレジスタを読み取ることができるため、境界スキャン操作では見えない動作を可視化できます。同様に、このようなレジスタに書き込むことで、他の方法では利用できない制御性を実現できます。

JTAG を使用すると、デバイス プログラマ ハードウェアはデータを内部の不揮発性デバイス メモリ ( CPLDなど) に転送できます。一部のデバイス プログラマは、デバイスのプログラミングとデバッグの両方の目的を果たします。FPGA の場合、通常は開発作業中に、揮発性メモリ デバイスも JTAG ポート経由でプログラムできます。さらに、内部監視機能 (温度、電圧、電流) は JTAG ポート経由でアクセスできます。

JTAG プログラマーは、ソフトウェアとデータをフラッシュ メモリに書き込むためにも使用されます。これは通常、CPU が使用するのと同じデータ バス アクセスを使用して行われ、CPU によって処理されることもあります。メモリ チップ自体に JTAG インターフェイスがある場合もあります。最新のデバッグ アーキテクチャの中には、CPU を停止して引き継ぐことなく、内部および外部のバス マスター アクセスを提供するものもあります。最悪の場合でも、通常は境界スキャン機能を使用して外部バス信号を駆動できます。

実務上、組み込みシステムを開発する場合、命令ストアをエミュレートすることがデバッグ サイクル(編集、コンパイル、ダウンロード、テスト、デバッグ) を実装する最も速い方法です。^[要出典]これは、命令ストアをシミュレートするインサーキット エミュレーターは、開発ホストから USB などを介して非常に迅速に更新できるためです。シリアル UART ポートとブートローダーを使用してファームウェアをフラッシュにアップロードすると、このデバッグ サイクルが非常に遅くなり、ツールの面で高価になる可能性があります。JTAG を介してファームウェアをフラッシュ (またはフラッシュではなく SRAM) にインストールすることは、これらの両極端の間の中間的なソリューションです。

JTAG境界スキャン技術は、デバイス ピンを含む複雑な集積回路の多くのロジック信号へのアクセスを提供します。信号は、TAP 経由でアクセス可能な境界スキャン レジスタ (BSR) で表されます。これにより、テストとデバッグのために信号の状態を制御するだけでなく、テストも実行できます。したがって、ソフトウェアとハ​​ードウェア (製造) の両方の障害を特定し、動作中のデバイスを監視できます。

JTAG スキャン チェーンを組み込みセルフテスト ( BIST ) と組み合わせると、オーバーヘッドの少ない組み込みソリューションで IC の特定の静的障害 (ショート、オープン、およびロジック エラー) をテストできます。スキャン チェーン メカニズムは、通常、発生する可能性のあるタイミング、温度、またはその他の動的動作エラーの診断やテストには役立ちません。テスト ケースは、 SVFやそのバイナリ シスターである XSVFなどの標準化された形式で提供されることが多く、製造テストで使用されます。完成したボードでこのようなテストを実行できることは、今日の製品におけるテストのための設計の重要な部分であり、製品を顧客に出荷する前に発見できる障害の数を増やします。

JTAGインターフェースはチップに追加された特別なインターフェースです。JTAGのバージョンに応じて、2つ、4つ、または5つのピンが追加されます。4ピンと5ピンのインターフェースは、特定の条件が満たされた場合に、ボード上の複数のチップのJTAGラインをデイジーチェーン接続できるように設計されています。^{[7] 2ピンのインターフェースは、複数のチップを}スタートポロジで接続できるように設計されています。どちらの場合でも、テストプローブは1つのJTAGポートに接続するだけで、回路基板上のすべてのチップにアクセスできます。

コネクタピンは次のとおりです。

1. TDI (テストデータ入力)
2. TDO (テストデータ出力)
3. TCK (テストクロック)
4. TMS (テストモード選択)
5. TRST (テスト リセット) はオプションです。

TRST ピンは、テスト ロジックへのオプションのアクティブ ロー リセットです。通常は非同期ですが、チップによっては同期になることもあります。ピンが使用できない場合は、TCK と TMS を使用して同期的にリセット状態に切り替えることで、テスト ロジックをリセットできます。テスト ロジックをリセットしても、必ずしも他のものがリセットされるわけではありません。通常、デバッグ対象のチップのすべてまたは一部をリセットできるプロセッサ固有の JTAG 操作がいくつかあります。

使用できるデータ ラインは 1 つだけなので、プロトコルはシリアルです。クロック入力は TCK ピンにあります。1 ビットのデータが TDI から転送され、TCK の立ち上がりクロック エッジごとに TDO に転送されます。さまざまな命令をロードできます。一般的な IC の命令には、チップ ID の読み取り、入力ピンのサンプリング、出力ピンの駆動 (またはフロート)、チップ機能の操作、またはバイパス (TDI を TDO にパイプして複数のチップのチェーンを論理的に短縮する) などがあります。

他のクロック信号と同様に、TDI に提示されるデータは、関連する (ここでは立ち上がり) クロック エッジの前のチップ固有のセットアップ時間と、その後のホールド時間の間有効である必要があります。TDO データは、TCK の立ち下がりエッジ後のチップ固有の時間の間有効です。

TCK の最大動作周波数は、チェーン内のすべてのチップによって異なりますが (最低速度を使用する必要があります)、通常は 10 ～ 100 MHz (ビットあたり 100 ～ 10 ns) です。また、TCK 周波数は、ボード レイアウトと JTAG アダプタの機能と状態によって異なります。1 つのチップに 40 MHz の JTAG クロックがある場合もありますが、これは JTAG 以外の操作に 200 MHz クロックを使用している場合に限られます。また、低電力モードの場合は、はるかに遅いクロックを使用する必要がある場合があります。したがって、一部の JTAG アダプタには、 RTCK (Return TCK) 信号を使用するアダプティブ クロッキングがあります。より高速な TCK 周波数は、プログラム実行ファイルをフラッシュ メモリに格納する場合など、JTAG を使用して大量のデータを転送する場合に最も役立ちます。

TMS のクロッキングは、標準化された JTAGステート マシンを通じてステップごとに変化します。JTAG ステート マシンは、リセット、命令レジスタへのアクセス、または命令レジスタによって選択されたデータへのアクセスを実行できます。

JTAG プラットフォームは、IEEE 1149.1 仕様で定義されているいくつかの信号に、しばしば信号を追加します。システム リセット (SRST) 信号は非常に一般的で、デバッガーは JTAG をサポートする部分だけでなく、システム全体をリセットできます。場合によっては、ホストまたは JTAG を介して監視されているデバイスによるアクティビティをトリガーするために使用されるイベント信号、または追加の制御ラインがあります。

明示的な JTAG ポート コネクタを備えた消費者向け製品はほとんどありませんが、開発プロトタイプや製造の残りとしてプリント回路基板上に接続が残っていることがよくあります。これらの接続を利用すると、リバース エンジニアリングの最も実行可能な手段となることがよくあります。

ピン数を削減したJTAGでは、クロック線とデータ線の2本の線のみを使用します。これはIEEE 1149.7規格の一部として定義されています。^[8]コネクタピンは次のとおりです。

1. TMSC (テストシリアルデータ)
2. TCK (テストクロック)

これはコンパクト JTAG の略で cJTAG と呼ばれます。

2線式インターフェースはピン数に対する負担を軽減し、デバイスをスター型トポロジーで接続することができます。^[9]スター型トポロジーでは、システムの一部の電源を切っても、他の部分にはJTAG経由でアクセスできます。デイジーチェーンでは、すべてのJTAGインターフェースに電源を供給する必要があります。シリアルワイヤデバッグなど、他の2線式インターフェースも存在します。

JTAG では、デバイスは 1 つ以上のテスト アクセス ポート(TAP) を公開します。上の図には 3 つの TAP が示されていますが、これらは個別のチップである場合もあれば、1 つのチップ内のモジュールである場合もあります。TAP のデイジー チェーンはスキャン チェーン、または (大まかに) ターゲットと呼ばれます。スキャン チェーンは任意の長さにすることができますが、実際には 20 個の TAP は異常に長いです。^{[引用が必要]}

JTAG を使用するには、何らかのJTAG アダプタを介してホストをターゲットの JTAG 信号 (TMS、TCK、TDI、TDO など) に接続します。このアダプタでは、レベル シフトやガルバニック絶縁などの問題を処理する必要がある場合があります。アダプタは、USB、PCI、イーサネットなどのインターフェイスを使用してホストに接続します。

ホストは、TMS と TDI を TCK と組み合わせて操作し、TDO (ホスト側の唯一の標準入力) を介して結果を読み取ることで、TAP と通信します。TMS/TDI/TCK 出力遷移により、上位層プロトコルが構築される基本的な JTAG 通信プリミティブが作成されます。

• 状態の切り替え...すべての TAP は同じ状態にあり、その状態は TCK の遷移で変化します。この JTAG 状態マシンは JTAG 仕様の一部であり、16 の状態が含まれます。TMS を安定に保つことで状態が変化しないようにする安定した状態が 6 つあります。その他の状態では、TCK は常にその状態を変更します。さらに、TRST をアサートすると、TMS をハイに保持して TCK を 5 回サイクルするよりもわずかに速く、安定した状態の 1 つ (Test_Logic_Reset) に強制的に移行します。
• シフト... JTAG ステート マシンのほとんどの部分は、データ転送に使用される 2 つの安定した状態をサポートしています。各 TAP には、命令レジスタ(IR) とデータ レジスタ(DR) があります。これらのレジスタのサイズは TAP によって異なり、これらのレジスタは TDI と TDO を介して結合され、大きなシフト レジスタを形成します。(DR のサイズは、その TAP の現在の IR の値、および場合によっては SCAN_N 命令で指定された値の関数です。) そのシフト レジスタには、次の 3 つの操作が定義されています。
  • 一時的な値 の取得
    • Shift_IR安定状態へのエントリはCapture_IR状態を経由して行われ、シフトレジスタに部分的に固定された値（現在の命令ではない）がロードされます。
    • Shift_DR安定状態へのエントリはCapture_DR 状態を経由して行われ、TAP の現在の IR によって指定されたデータ レジスタの値がロードされます。
  • Shift_IR または Shift_DR の安定状態のいずれかで、その値をビットごとにシフトします。TCK 遷移により、シフト レジスタが TDI から TDO に向かって 1 ビットシフトされます。これは、デバイスのデイジー チェーンを介したSPIモード 1 データ転送とまったく同じです (TMS=0 はチップ選択信号のように機能し、TDI は MOSI として機能します)。
  • Update_IR または Update_DR 状態を遷移するときに、シフトインされた一時値から IR または DR を更新します。レジスタに書き込む (更新する) ことなくレジスタを読み取る (キャプチャする) ことはできず、その逆も同様であることに注意してください。一般的なイディオムでは、更新に副作用が必要かどうか、またはハードウェアがそのような副作用を実行する準備ができているかどうかを示すフラグ ビットを追加します。
• 実行中... 1 つの安定した状態は Run_Test/Idle と呼ばれます。この区別は TAP 固有です。Idle 状態で TCK をクロックしても特に副作用はありませんが、Run_Test 状態でクロックするとシステム状態が変わる場合があります。たとえば、一部のARM9コアは、Run_Test 状態の TCK サイクルが命令パイプラインを駆動するデバッグ モードをサポートしています。

基本的なレベルでは、JTAG の使用には、命令とそれに関連するデータ レジスタの読み取りと書き込みが含まれ、場合によっては複数のテスト サイクルの実行が含まれます。これらのレジスタの背後には、JTAG で指定されていないハードウェアがあり、JTAG アクティビティによって影響を受ける独自の状態を持っています。

ほとんどの JTAG ホストは、おそらくアダプタの癖によって制約され、2 つの状態間の最短パスを使用します。(たとえば、1 つのアダプタ^{[ which? ]}は、長さが 7 ビットの倍数であるパスのみを処理します。) JTAG の上に構築された一部のレイヤーは、状態遷移を監視し、通常とは異なるパスを使用して高レベルの操作をトリガーします。一部の ARM コアは、このようなシーケンスを使用して、2 線式 (非 JTAG) SWDモードを開始および終了します。ゼロ ビット スキャン (ZBS) シーケンスは、IEEE 1149.7 ^[8]で使用され、スキャン チェーンへの TAP の切り替え、電源管理、および異なる 2 線式モードなどの高度な機能にアクセスします。

命令レジスタのサイズは小さくなる傾向があり、おそらく 4 ビットまたは 7 ビット幅です。BYPASS と EXTEST を除き、すべての命令オペコードは TAP 実装者によって定義され、関連するデータ レジスタも同様です。未定義の命令コードは使用しないでください。2 つの主要な命令は次のとおりです。

• BYPASS命令は、TAPの命令レジスタのサイズに関係なく、すべて1のオペコードであり、すべてのTAPでサポートされている必要があります。この命令は、1ビットのデータレジスタ（BYPASSとも呼ばれます）を選択します。この命令により、スキャンパス内の他のデバイスが動作している間、このデバイスをバイパス（何もしない）できます。^[4]
• 実装者が定義したオペコードを持つオプションの IDCODE 命令。IDCODE は 32 ビット レジスタ (IDCODE) に関連付けられています。そのデータは、製造元コード ( JEDEC 標準製造元識別コード規格 JEP-106 から派生)、製造元によって割り当てられた部品番号、および部品バージョン コードを含む標準化された形式を使用します。IDCODE は広くサポートされていますが、普遍的ではありません。

RESET 状態から出ると、命令レジスタに BYPASS または IDCODE のいずれかがプリロードされます。これにより、JTAG ホストは、接続されているスキャン チェーンのサイズと、少なくとも部分的にその内容を識別できます。(RESET 状態に入り、書き込んだデータを読み戻すまでデータ レジスタをスキャンできます。BYPASS レジスタには 0 ビットしかありませんが、IDCODE レジスタは 32 ビットで 1 から始まります。そのため、ホストによって書き込まれていないビットは、簡単に TAP にマップできます。) IDCODE は多くの場合、特定できないため、このような識別は手動構成の妥当性チェックによく使用されます。たとえば、ARM Cortex-M3 ベースのマイクロコントローラを識別できますが、マイクロコントローラのベンダーやモデルは指定できません。また、特定の FPGA を識別できますが、それがどのようにプログラムされているかはわかりません。

一般的な慣用句では、他の命令を受信する 1 つの TAP を除くすべての TAP の命令レジスタに BYPASS をシフトします。この方法では、1 つの TAP を除くすべての TAP が 1 ビットのデータ レジスタを公開し、他の TAP に影響を与えることなく、その 1 つの TAP のデータ レジスタに値を選択的にシフトインまたはシフトアウトできます。

IEEE 1149.1 (JTAG) 標準では、境界スキャン アプリケーションをサポートするためのいくつかの命令が規定されています。これらの命令の一部は必須ですが、境界スキャン テストではなくデバッグに使用される TAP では、これらの命令がほとんどサポートされないか、まったくサポートされない場合があります。これらの必須命令は、 BSDLファイルで定義された境界スキャン レジスタ (BSR) で動作し、次の命令が含まれます。

• ピンを使用してボードレベルの動作を調査するなどの外部テスト用のEXTEST
• PRELOAD は EXTEST の前にピン出力値をロードします (SAMPLE と組み合わせる場合もあります)
• ピン値をバウンダリスキャンレジスタに読み込むサンプル

IEEE 定義のオプション命令には次のものがあります。

• CLAMPはBYPASSの変形で、PRELOADされた値を使用して出力ピンを駆動します。
• HIGHZはすべてのピンの出力を非アクティブにします
• ピンを使用してオンチップの動作をプローブするなど、内部テスト用のINTEST
• RUNBISTはチップをセルフテストモードにする
• USERCODEは、どのFPGAイメージがアクティブであるかを識別するためのユーザー定義コードを返します。

デバイスはさらに多くの命令を定義する可能性があり、それらの定義は製造元が提供する BSDL ファイルの一部である必要があります。多くの場合、それらは PRIVATE としてのみマークされます。

デバイスは、入力ピンと出力ピンのセットを介して外部と通信します。これらのピン自体では、デバイスの動作を限定的にしか把握できません。しかし、境界スキャンをサポートするデバイスには、デバイスの各信号ピンにシフトレジスタセルが含まれています。これらのレジスタは、デバイスの境界を囲む専用パスに接続されています（これが名前の由来です）。このパスにより、通常の入力と出力を迂回する仮想アクセス機能が作成され、デバイスの直接制御と信号の詳細な可視性が提供されます。^[10]

信号 I/O 機能を含む境界スキャン レジスタの内容は、通常、部品固有のBSDLファイルを使用して製造元によって記述されます。これらは、CAD/EDA システムの設計「ネットリスト」とともに使用され、ボード製造で使用されるテストを開発します。市販のテスト システムは、完全なシステムで数千ドルかかることが多く、断線やショートなどの障害を正確に特定する診断オプションが含まれています。また、障害をグラフィカルに表示するための回路図ビューアまたはレイアウト ビューアも提供される場合があります。

境界スキャンを可能にするために、IC ベンダーは各デバイスにロジックを追加します。これには各信号ピンのスキャン セルが含まれます。これらのセルは相互に接続されて境界スキャン シフト レジスタ (BSR) を形成し、TAP コントローラに接続されます。これらの設計は、ほとんどの Verilog または VHDL ライブラリの一部です。この追加ロジックのオーバーヘッドは最小限であり、ボード レベルでの効率的なテストを可能にするため、通常は価格に見合う価値があります。

実際のシステムでのJTAGの動作を示すために、例を挙げます。ここでの例は、ARM11プロセッサ、ARM1136 ^[11]コアのデバッグTAPです。プロセッサ自体には、他のCPUコアに見られるものと同様の広範なJTAG機能があり、JTAGを介してアクセスできるさらに広範な機能を備えたチップに統合されています。

これは、JTAG 対応システムの重要な断面を代表する、重要な例です。さらに、JTAG のレジスタ読み取り/書き込みプリミティブを使用して制御メカニズムを構築する方法と、それらを組み合わせて複雑なロジック要素のテストとデバッグを容易にする方法も示しています。CPUは一般的ですが、FPGAとASIC にはデバッグが必要なその他の複雑な要素が含まれています。

このコアのライセンシーは、通常、他の TAP や多数の周辺機器およびメモリと組み合わせて、このコアをチップに統合します。他の TAP の 1 つは、チップ全体の境界スキャン テストを処理しますが、デバッグ TAP ではサポートされていません。このようなチップの例は次のとおりです。

• OMAP2420には、境界スキャンTAP、ARM1136デバッグTAP、ETB11トレースバッファTAP、C55x DSP、ARM7 TDMIベースのイメージングエンジン用TAPが含まれており、境界スキャンTAP（「ICEpick-B」）はTAPをJTAGスキャンチェーンに挿入したり、JTAGスキャンチェーンから切断したりする機能を備えています。^[12]
• i.MX31プロセッサは類似していますが、その「システムJTAG」境界スキャンTAP ^[13]はICEpickとは大きく異なり、DSPとイメージングエンジンの代わりにDMAエンジン用のTAPが含まれています。

これらのプロセッサはどちらも携帯電話などのワイヤレス端末での使用を目的としており、JTAGスキャンチェーンを変更するTAPコントローラが含まれているのもそのためです。低電力動作のデバッグには、チップの電源がほぼオフになっているとき、つまりすべてのTAPが動作していないときにチップにアクセスする必要があります。このスキャンチェーンの変更は、近々発表されるIEEE 1149.7 ^[8]標準の1つのテーマです。

このデバッグ TAP は、いくつかの標準命令と、ソフトウェア ツール (デバッガー) が JTAG を使用してデバッグ対象のシステムと通信するハードウェア支援デバッグ用に特別に設計されたいくつかの命令を公開します。

• BYPASSそしてIDCODE、上記の標準的な指示
• EXTEST、、INTEST標準命令ですが、外部境界スキャン チェーンではなくコア上で動作します。EXTESTは名目上はコアへのデータ書き込み用、INTESTは名目上はデータの読み取り用ですが、2 つのスキャン チェーンはその規則の例外です。
• SCAN_NEXTESTまたはで使用される番号付きスキャン チェーンを選択する ARM 命令INTEST。スキャン チェーンは 6 つあります。
  • 0- デバイスIDレジスタ、40ビットの読み取り専用識別データ
  • 1- デバッグステータスおよび制御レジスタ（DSCR）、デバッグ機能の操作に使用される32ビット
  • 4- 命令転送レジスタ (ITR)、33 ビット (32 命令ビットと 1 ステータス ビット)、特別なデバッグ モード中にプロセッサ命令を実行するために使用されます(下記参照)
  • 5- デバッグ通信チャネル (DCC)、コアへの双方向データ転送に使用される 34 ビット (1 つの長いデータ ワードと 2 つのステータス ビット)。これは、デバッグ モードと、デバッガー対応ソフトウェアと通信する実行時の両方で使用されます。
  • 6- 組み込みトレース モジュール (ETM)、40 ビット (7 ビット アドレス、1 つの 32 ビット長データ ワード、および R/W ビット)。パッシブ命令およびデータ トレース メカニズムの動作を制御するために使用されます。これは、オンチップの組み込みトレース バッファ (ETB) または外部の高速トレース データ収集ポッドにデータを供給します。トレースは、パッシブ デバッグ (実行履歴の調査) とパフォーマンス チューニングのプロファイリングをサポートします。
  • 7- デバッグ モジュール、ハードウェア ブレークポイント、ウォッチポイントなどにアクセスするために使用される 40 ビット (7 ビット アドレス、1 つの 32 ビット長データ ワード、および R/W ビット)。これらはプロセッサの実行中に書き込むことができ、デバッグ モードである必要はありません。
• HALTおよびRESTART、CPU を停止して再起動するための ARM11 固有の命令。停止するとコアはデバッグ モードになり、ITR を使用して命令を実行できるようになります。これには、DCC を使用してデバッグ (JTAG) ホストと CPU 間でデータを転送することも含まれます。
• ITRSELITR を使用して一部の操作を高速化する ARM11 固有の命令。

このモデルは、他の ARM コアで使用されるモデルに似ています。ARM 以外のシステムにも、JTAG 上の Nexusプロトコルやその他のベンダー固有のスキームを使用して実装された同様の機能が一般的に備わっています。

古いARM7およびARM9コアには、これらの機能のほとんどを組み合わせたEmbeddedICEモジュール^[14]が含まれていますが、命令実行のメカニズムが扱いにくいです。デバッガはCPU命令パイプラインをクロックごとに駆動し、データバスに直接アクセスしてCPUにデータを読み書きする必要があります。ARM11は、これらの古いコアと同じトレースサポートモデル（ETM、ETB）を使用します。

新しいARM Cortexコアはこのデバッグモデルによく似ていますが、CPUへの直接アクセスではなく、デバッグアクセスポート（DAP）上に構築されています。このアーキテクチャ（ CoreSightテクノロジーと呼ばれます）では、コアとJTAGモジュールは完全に独立しています。また、これらはJTAGから分​​離されているため、6線式JTAGインターフェイスだけでなく、ARMの2線式SWDインターフェイス（下記参照）を介してホストできます。（ARMは4つの標準JTAG信号を採用し、オプションのTRSTと、アダプティブクロッキングに使用されるRTCK信号を追加します。）CoreSight JTAG-DPはコアクロックに対して非同期であり、RTCKを実装していません。^[15]また、新しいコアではトレースのサポートが更新されています。

ソフトウェアをデバッグする基本的な方法の 1 つは、シングルスレッド モデルを提示することです。このモデルでは、デバッガーが定期的にプログラムの実行を停止し、レジスタの内容とメモリ (周辺コントローラ レジスタを含む) によって公開される状態を調べます。興味深いプログラム イベントが近づくと、特定の不正動作がどのように発生するかを確認するために、命令 (またはソース コードの行) を 1 ステップずつ実行する必要がある場合があります。

たとえば、JTAG ホストはコアを停止してデバッグ モードに入り、ITR と DCC を使用して CPU レジスタを読み取ります。プロセッサの状態を保存した後、必要な値でレジスタに書き込み、CPU 上で任意のアルゴリズムを実行し、メモリと周辺機器にアクセスしてシステム状態を特徴付けます。デバッガーがこれらの操作を実行した後、状態を復元し、RESTART 命令を使用して実行を続行できます。

デバッグ モードは、デバッグ モジュールがウォッチポイントまたはブレークポイントをトリガーするか、デバッグ対象のソフトウェアから BKPT (ブレークポイント) 命令を発行することによっても非同期的に開始されます。命令のトレースに使用されていない場合、ETM はデバッグ モードへのエントリをトリガーすることもできます。ETM は、状態と履歴に敏感な複雑なトリガーと、デバッグ モジュールによって公開される単純なアドレス比較をサポートします。デバッグ モードへの非同期遷移は、DSCR レジスタをポーリングすることによって検出されます。シングル ステップは次のように実装されます。コアを停止し、次の命令または次の高レベル ステートメントに一時的なブレークポイントを設定し、再起動し、デバッグ状態への非同期エントリを検出するまで DSCR をポーリングし、その一時的なブレークポイントを削除し、これを繰り返します。

現代のソフトウェアは複雑すぎて、このようなシングルスレッド モデルではうまく動作しないことがよくあります。たとえば、モーターの制御に使用されるプロセッサ (のこぎりの刃を駆動するモータなど) は、安全に停止モードに入ることができない場合があります。人や機械の物理的な安全を確保するために、割り込み処理を継続する必要がある場合があります。JTAG を使用して HALT 命令を発行するのは危険です。

ARM プロセッサは、このような状況に対処するために、モニター モードと呼ばれる代替デバッグ モードをサポートしています。(これは、新しい ARM コアのセキュリティ拡張機能の一部として実装されているセキュア モニター モードとは異なります。セキュリティ遷移ではなくデバッグ操作を管理します。) このような場合、ブレークポイントとウォッチポイントによって特殊な種類のハードウェア例外がトリガーされ、システム ソフトウェアの一部として実行されているデバッグ モニターに制御が移されます。このモニターは DCC を使用してデバッガーと通信し、たとえば、他のプロセス (および割り込みハンドラー) が引き続き実行されている間に、1 つのプロセスのみをシングル ステップ実行するように設定できます。

マイクロプロセッサ ベンダーは、多くの場合、独自のコア固有のデバッグ拡張機能を定義しています。このようなベンダーには、 Infineon、EJTAG を備えた MIPS などがあります。ベンダーが標準 (ARM プロセッサや Nexus で使用されるものなど) を採用していない場合は、独自のソリューションを定義する必要があります。境界スキャンをサポートしている場合は、通常、JTAG を介してデバッグを構築します。

フリースケールにはCOPとOnCE（オンチップエミュレーション）があります。OnCEにはTAPを特別なモードにするJTAGコマンドが含まれており、IRはシングルステップ、ブレークポイント、レジスタやメモリへのアクセスなどの操作のためのOnCEデバッグコマンド^[16]を保持します。また、リアルタイムの問題に対処するものとして提示された EOnCE（拡張オンチップエミュレーション）^{[17]も定義しています。}

ARMには、EmbeddedICE (ほとんどの ARM コアで利用可能なデバッグ機能) から始まった広範なプロセッサ コア デバッグ アーキテクチャ (CoreSight) があり、現在では、高速トレース ポートを備え、マルチコアおよびマルチスレッド トレースをサポートする ETM (Embedded Trace Macrocell) などの多くの追加コンポーネントが含まれています。トレースは非侵入的であることに注意してください。トレースを行うためにシステムの動作を停止する必要はありません (ただし、トレース データが大きすぎるため、JTAG をトレース制御チャネル以上のものとして使用することはできません)。

Nexus は、ベンダーに大きく依存しないプロセッサ デバッグ インフラストラクチャを定義します。そのハードウェア インターフェイスの 1 つが JTAG です。また、トレースなどに使用される高速補助ポート インターフェイスも定義します。Nexus は、Atmel AVR32 や Freescale MPC5500 シリーズ プロセッサなどの新しいプラットフォームで使用されます。

• 一部の最もローエンドなシステムを除き、基本的にすべての組み込みシステムプラットフォームには、インサーキット デバッグとファームウェア プログラミング、および境界スキャン テストをサポートする JTAG ポートがあります。
  • ARM アーキテクチャプロセッサには JTAG サポートが付属しており、2 線式 SWD バリアントや、命令バスまたはデータ バス上のトラフィックの高速トレースをサポートする場合もあります。
  • Atmel AVRやTI MSP430チップなどの最新の 8 ビットおよび 16 ビットのマイクロコントローラチップは、JTAG プログラミングとデバッグをサポートしています。ただし、非常に小さなチップではピン数が足りない場合があります (そのため、独自の単線プログラミング インターフェイスに依存する傾向があります)。ピン数が 32 を超える場合は、JTAG オプションがある可能性があります。
  • 現在使用されているほぼすべてのFPGAとCPLD は、JTAG ポート経由でプログラムできます。PLDの JTAG プログラミング用の標準テストおよびプログラミング言語は、JEDEC 標準 JESD-71 によって定義されています。
  • 多くのMIPSおよびPowerPCプロセッサはJTAGをサポートしています
  • Intel Core、Xeon、Atom、Quark プロセッサはすべて、いわゆる 60 ピン eXtended Debug Port [XDP] を使用した Intel 固有の JTAG 拡張機能を備えた JTAG プローブ モードをサポートしています。さらに、Quark プロセッサは、より従来的な 10 ピン コネクタもサポートしています。
  • ネットワーク機器や衛星テレビ 統合受信機/デコーダーなどの消費者向け製品では、多くの場合、JTAG をサポートするマイクロプロセッサが使用され、既存のブートローダーが何らかの理由で破損した場合にファームウェアを再ロードする代替手段が提供されます。
• PCIバスコネクタ規格には、ピン1～5にオプションのJTAG信号が含まれています。 ^[18] PCI Expressには、ピン5～9にJTAG信号が含まれています。^[19]特殊なJTAGカードを使用して、破損したBIOSを再フラッシュすることができます。
• バウンダリスキャンテストおよびインシステム（デバイス）プログラミングアプリケーションは、シリアルベクターフォーマット（単純な構文を使用した JTAG 操作のテキスト表現）を使用してプログラムされることがあります。その他のプログラミングフォーマットには、「JAM」や「STAPL」があり、最近では IEEE Std. 1532 で定義されたフォーマット「ISC」（インシステムコンフィギュレーションの略）があります。ISC フォーマットは、基本的な最低限の IEEE 1149.1 命令に加えて追加の ISC_<operation> 命令を含むプログラマブルロジックデバイス（FPGA や CPLD など）用の拡張 BSDL モデルと組み合わせて使用​​されます。Xilinx、Altera、Lattice、Cypress、Actel などの FPGA プログラミングツールは、通常、このようなファイルをエクスポートできます。
• 前述のように、多くのボードには製造工程をサポートするために JTAG コネクタまたはパッドのみが含まれており、境界スキャン テストによってボードの品質を検証したり (不良なはんだ接合部などを特定したり)、フラッシュ メモリや FPGA を初期化したりできます。
• JTAG は、フィールド アップデートとトラブルシューティングもサポートします。

ターゲットの JTAG インターフェイスには、JTAG 対応アプリケーションと JTAG アダプタ ハードウェアを使用してアクセスします。このようなハードウェアは多岐にわたり、生産テスト、高速システムのデバッグ、低コストのマイクロコントローラ開発などの目的に合わせて最適化されています。同様に、このようなハードウェアを駆動するために使用されるソフトウェアも多種多様です。ソフトウェア開発者は、主にデバッグとファームウェアの更新に JTAG を使用します。

JTAG アダプタの物理コネクタには公式の標準はありません。開発ボードには通常、優先開発ツールをサポートするためのヘッダーが含まれていますが、複数のツールをサポートする必要があるため、複数のヘッダーが含まれている場合もあります。たとえば、マイクロコントローラ、FPGA、ARM アプリケーション プロセッサがツールを共有することはほとんどないため、これらすべてのコンポーネントを使用する開発ボードには 3 つ以上のヘッダーがある場合があります。生産ボードではヘッダーが省略される場合があり、スペースが限られている場合はテスト ポイントを使用して JTAG 信号アクセスを提供する場合もあります。

2.54mm（0.100インチ）ピンヘッダーの一般的なピン配置^[20]は次のとおりです。

• ARM 2×10ピン（または古い2×7ピン）は、ほぼすべてのARMベースのシステムで使用されています。
• MIPSベースのシステムに使用される MIPS EJTAG (2×7 ピン)
• 多くのベンダーによって拡張された2×5ピンAltera ByteBlaster互換JTAG
• 2×5 ピンAVR は、 SRST (場合によっては TRST とイベント出力) で Altera JTAG を拡張します。
• DSPやOMAPなどのARMベースの製品で使用される2×7ピンTexas Instruments
• 多くのLattice ispDOWNLOADケーブルと互換性のある8ピン（単列）汎用PLD JTAG
• JTAG、cJTAG、SWD用MIPI 10/20コネクタ（1.27 mm 050インチ）

これらのコネクタには、4 つの標準化された信号 (TMS、TCK、TDI、TDO) 以外にも多くの信号が含まれる傾向があります。通常、リセット信号 (TRST (TAP リセット) と SRST (システム リセット) のいずれかまたは両方) が提供されます。コネクタは通常、テスト対象のボードのロジック電源電圧を提供し、JTAG アダプタが適切なロジック レベルを使用するようにします。ボード電圧は、ボードのデバッガ入力としても機能します。より複雑なデバッグ アーキテクチャをサポートするために、その他のイベント入力または出力信号、または汎用 I/O (GPIO) ラインが提供される場合があります。

ハイエンド製品では、 JTAG 操作と連動した高速トレースをサポートするために、高密度コネクタ (多くの場合 38 ピンMICTORコネクタ)がよく使用されます。最近の傾向として、開発ボードに JTAG への USB インターフェイスを統合し、2 番目のチャネルをシリアル ポートに使用することが挙げられます (小型ボードは USB 経由で電源供給することもできます。最近の PC はシリアル ポートを省略する傾向があるため、このような統合デバッグ リンクによって開発者の煩雑さが大幅に軽減されます)。生産ボードでは、テストとプログラミングのためにテスト ポイントへの ベッド オブ ネイル接続が使用されることがよくあります。

アダプタ ハードウェアは多種多様です。開発ボードに統合されていない場合は、ターゲット ボードの JTAG コネクタに接続する短いケーブル、USB、PCI、または Ethernet リンクなどのデバッグ ホストへの接続、および 2 つの通信ドメインを適合させるのに十分な電子機器 (場合によってはガルバニック絶縁も提供) が必要です。別の電源が必要になる場合があります。ホストがすべての JTAG 操作を決定して実行するダムアダプタと、その作業の一部がアダプタ内部で実行され、多くの場合マイクロコントローラによって駆動されるスマートアダプタの両方があります。スマートアダプタは、ステップ間のステータス変更のポーリングを含む可能性のある操作シーケンスのリンク レイテンシを排除し、それに応じてスループットを向上できます。

2018 年現在^{[アップデート]}、ホストからのUSBリンクを備えたアダプタが最も一般的なアプローチです。ハイエンド製品は多くの場合Ethernet をサポートしており、デバッグ ホストをかなり離れた場所に配置できるという利点があります。高速トレース ポートをサポートするアダプタには通常、数メガバイトのトレース バッファが含まれており、そのデータをホストに渡すための高速リンク (USB または Ethernet) が提供されます。

パラレル ポートアダプタはシンプルで安価ですが、各ビットの変更にホスト CPU を使用するため (「ビット バンギング」)、比較的低速です。近年のほとんどのコンピュータにはパラレル ポートがないため、パラレル ポートの有用性は低下しています。アダプタによるピンの使用法は大きく異なるため、ドライバのサポートも問題です。パラレル ポートは 5V ロジック レベルに基づいているため、ほとんどのアダプタには 3.3V または 1.8V のターゲット電圧に対する電圧変換サポートがありませんでした。

RS-232シリアル ポートアダプタも存在しますが、同様に有用性が低下しています。通常、パラレル ポートよりも遅いビット バンギング、またはマイクロコントローラによるコマンド プロトコルの JTAG 操作への変換のいずれかが関係します。このようなシリアル アダプタも高速ではありませんが、そのコマンド プロトコルは一般に、より高速なリンク上で再利用できます。

すべての JTAG アダプタでは、ソフトウェア サポートが基本的な懸念事項です。多くのベンダーは JTAG アダプタ ハードウェアで使用されるプロトコルを公開していないため、顧客はベンダーがサポートするツール チェーンしか使用できません。これは、特定の CPU と対話する方法に関する膨大な知識が組み込まれている「スマート」アダプタの場合に特に問題となります。

組み込みソフトウェアのほとんどの開発環境には JTAG サポートが含まれています。大まかに言えば、このようなソフトウェアのソースは次の 3 つです。

• チップベンダーがツールを提供する場合もありますが、通常はベンダーが提供する JTAG アダプターが必要です。例としては、XilinxやAlteraなどの FPGA ベンダー、 AVR8 および AVR32 製品ラインを提供するAtmel、 DSP およびマイクロ製品のほとんどを提供するTexas Instrumentsなどがあります。このようなツールは高機能である傾向があり、FPGA や DSP などの高度に特殊化されたチップの場合、唯一の現実的な選択肢となる場合があります。ローエンドのソフトウェアツールは無料で提供される場合があります。JTAG アダプター自体は無料ではありませんが、開発ボードにバンドルされている場合もあります。
• ツールベンダーは、通常、クロスプラットフォーム開発サポートを提供するために複数のチップベンダーと連携してそれらを提供する場合があります。ARMベースの製品には特に豊富なサードパーティ市場があり、それらのベンダーの多くはMIPSやPowerPCなどの非 ARM プラットフォームに拡大しています。 ツールベンダーは、 GCCやGDBなどのフリーソフトウェアを中心に製品を構築することがあり、GUI サポートにはEclipse がよく使用されます。 JTAG アダプターは、サポートバンドルとともに販売されることがあります。
• オープンソースツールが存在します。前述のように、GCC と GDB は優れたツールチェーンの中核を形成し、それらをサポートする GUI 環境があります。

このようなソフトウェアにはすべて、停止、一時停止、シングルステップ実行、ブレークポイント、データ構造の参照などの基本的なデバッガー サポートが含まれている傾向があります。市販のツールは、非常に正確なシミュレーターやトレース分析などのツールを提供する傾向がありますが、これらは現在オープン ソースとしては利用できません。

シリアル ワイヤ デバッグ(SWD) は、同じプロトコルを使用する代替の 2 ピン電気インターフェイスです。既存の GND 接続を使用します。SWD は、ARM デバッグ インターフェイス v5 で定義されている ARM CPU 標準の双方向ワイヤ プロトコルを使用します。^[21]これにより、デバッガーはシステム メモリや周辺機器またはデバッグ レジスタにアクセスするための別のAMBAバス マスターになることができます。データ レートは50 MHz で最大4 MB/秒 です。SWD にはエラー検出機能も組み込まれています。SWD 機能を備えた JTAG デバイスでは、TMS と TCK が SWDIO および SWCLK 信号として使用され、デュアル モード プログラマーが提供されます。

• 自動光学検査
• 自動X線検査
• 回路内テスト
• 受け入れテスト

• 削減ピンおよび拡張機能テスト アクセス ポートとバウンダリ スキャン アーキテクチャの IEEE 標準。公式 IEEE 1149.7 標準。
• JTAG 101 - IEEE 1149.x およびソフトウェア デバッグ 幅広いアーキテクチャにわたるシステム ソフトウェア デバッグでの JTAG の使用に関する Intel ホワイトペーパー。
• IEEE Std 1149.1 (JTAG) テスト可能性入門書には、テスト設計の章を含む JTAG に関する強力な技術プレゼンテーションが含まれています。
• 境界スキャン/IEEE 1149チュートリアルには、IEEE標準のさまざまなバージョン、BSDL、DFT、その他のトピックの詳細が含まれています。
• JTAG チュートリアル JTAG テクノロジーに関する役立つチュートリアルと情報。
• JTAG とは何ですか? JTAG、タイムライン、アーキテクチャなどに関する役立つ情報。
• JTAG アプリケーション 製品開発、ライフ サイクル、テスト、必要なツール、その他のトピックのための JTAG。