高度なプログラマブル割り込みコントローラ

コンピューティングにおいて、IntelのAdvanced Programmable Interrupt Controller ( APIC ) は、プログラマブル割り込みコントローラのファミリです。名前が示すように、APIC は Intel の8259 Programmable Interrupt Controller (PIC) よりも高度で、特にマルチプロセッサシステムの構築を可能にします。これは、マルチプロセッサ コンピュータ システムにおける割り込みルーティングの効率性の問題を解決することを目的としたいくつかのアーキテクチャ設計の 1 つです。

APIC は分割アーキテクチャ設計で、ローカル コンポーネント (LAPIC) は通常プロセッサ自体に統合され、オプションの I/O APIC はシステム バス上にあります。最初の APIC は 82489DX で、ローカル APIC と I/O APIC の両方の機能を果たすディスクリート チップでした。82489DXにより、 Intel 486および初期のPentiumプロセッサを使用した対称型マルチプロセッサ(SMP) システムの構築が可能になりました。たとえば、リファレンスの 2 ウェイ 486 SMP システムでは、3 つの 82489DX チップ (2 つはローカル APIC、1 つは I/O APIC) が使用されました。P54Cプロセッサ以降、ローカル APIC 機能は Intel プロセッサのシリコンに統合されました。最初の専用 I/O APIC は Intel 82093AA で、 PIIX3ベースのシステム 向けでした。

Intel APIC システムには、ローカル APIC (LAPIC) とI/O APICの 2 つのコンポーネントがあります。システム内の各 CPU には LAPIC が 1 つあります。最初の実装 ( 82489DX ) では、LAPIC は個別の回路でしたが、Intel プロセッサのシリコンでは後に実装されました。通常、システム内の周辺バスごとに I/O APIC が 1 つあります。元のシステム設計では、LAPIC と I/O APIC は専用の APIC バスで接続されていました。新しいシステムでは、すべての APIC コンポーネント間の通信にシステム バスを使用しています。

各 APIC は、個別のチップであっても CPU に統合されていても、特定の APIC 実装の 4 ビットのバージョン番号を含むバージョン レジスタを持っています。たとえば、82489DX の APIC バージョン番号は 0 ですが、バージョン 1 は Pentium 90 および 100 プロセッサに統合された第 1 世代のローカル APIC に割り当てられました。^[1]

8259 PICを搭載したシステムでは、8259 はシステムのブートストラップ プロセッサ (BSP) 内の LAPIC、システムの I/O APIC の 1 つ、またはその両方に接続できます。ただし、論理的には、8259 は一度に 1 回だけ接続されます。

第一世代の Intel APIC チップである 82489DX は、 Intel 80486および初期の Pentium プロセッサで使用することを意図していたが、実際には 1 つの回路に外部ローカル APIC と I/O APIC が組み込まれている。Intel MP 1.4 仕様では、ほとんどの Pentium プロセッサに見られる「統合 APIC」とは対照的に、これを「ディスクリート APIC」と呼んでいる。^[2] 82489DX には 16 の割り込みラインがあった。^[3]また、一部の ISA 割り込みが失われるという癖もあった。^[4]

マルチプロセッサ486システムでは、各CPUは独自の82489DXとペアにする必要があり、さらに補助的な82489DXをI/O APICとして使用する必要がありました。82489DXは8259A（XT-PIC）をエミュレートできなかったため、下位互換性のためにこれらも物理チップとして含める必要がありました。^[5] 82489DXは132ピンPQFPとしてパッケージ化されました。^[3]

ローカル APIC (LAPIC) は、SMP システム内の特定のプロセッサのすべての外部割り込みを管理します。さらに、 LAPIC 間のプロセッサ間割り込み(IPI) を受け入れ、生成することができます。LAPIC は、I/O APIC から最大 224 個の使用可能な割り込みベクターをサポートできます。ベクター番号 0 から 255 のうち 0 から 31 は、x86 プロセッサによる例外処理用に予約されています。

P5マイクロアーキテクチャ（P54C）以降のすべてのIntelプロセッサには、ローカルAPICが組み込まれています。^{[6] [7]ただし、P5プロセッサでローカルAPICが無効になっている場合は、ソフトウェアで再度有効にすることはできません。この制限は、} P6プロセッサ以降ではなくなりました。 ^[7]

PCI 2.2以降の仕様のメッセージシグナル割り込み（MSI）機能は、ローカルAPICが有効になっていないと使用できません。 ^[8] MSIを使用すると、I/O APICが不要になります。さらに、MSIモードでは最大224の割り込みがサポートされ、IRQの共有は許可されません。^[9]

ローカルAPICのもう一つの利点は、インターバルモードとワンオフモードの両方で使用できる高解像度（1マイクロ秒程度以上）のタイマーも提供していることです。 ^[7]

APIC タイマーは当初、受け入れられるのに苦労した。2002 年の Microsoft の文書 (代わりに高精度イベント タイマーの採用を推奨) では、LAPIC タイマーは「解像度が低い」と批判され、「クロック シリコンにはバグが多いことがある」と述べられていた。^[10]とはいえ、APIC タイマーは、たとえばWindows 7でプロファイリングが有効になっているときに使用され、Windows 8ではすべての状況で使用されている (Windows 8 がこのタイマーの独占権を主張する前は、 CPU-Zなどの一部のプログラムでも使用されていた)。Microsoft Windows では、APIC タイマーは共有可能なリソースではない。^[11]

APIC タイマーが提供する非周期的割り込みは、Linux カーネルの ティックレス カーネル機能によって使用されます。これはオプションですがデフォルトの機能で、2.6.18 で新しく追加されました。APIC タイマーを搭載したコンピューターで有効にすると、カーネルは計時のために8253 プログラマブル インターバル タイマー を使用しません。^[12] VMwareのドキュメントには、「ソフトウェアにはその周波数を決定する信頼できる方法がありません。一般に、ローカル APIC タイマーの周波数を決定する唯一の方法は、PIT または CMOS タイマーを使用して測定することですが、これは近似値しか得られません。」と記載されています。^[13]

I/O APICにはリダイレクトテーブルが含まれており、周辺バスから受信した割り込みを1つ以上のローカルAPICにルーティングするために使用されます。初期のI/O APIC（82489DX、SIO.A、PCEB/ESCなど）は16の割り込みラインしかサポートしていませんでしたが、82093AA（PIIX3/PIIX4用の別のチップ）などの後期のものは24の割り込みラインをサポートしました。^[9]これは64ピンPQFPとしてパッケージ化されました。^[14] 82093AAは通常PIIX3 / PIIX4に接続され、統合されたレガシー8259 PICを使用していました。^[14] ICH1とIntel 815はI /O APICを統合しました。

2009年のLinuxを使用したIntelベンチマークによると、I/O APICは8259エミュレーション（XT-PIC）に比べて割り込みレイテンシをほぼ3倍削減し、MSIを使用するとレイテンシはさらに削減され、XT-PICベースラインに比べてほぼ7倍になりました。^[15]

xAPICはPentium 4で導入されましたが、x2APICはIntelのプログラマブル割り込みコントローラの最新世代であり、2008年11月にNehalemマイクロアーキテクチャで導入されました^。[16] x2APICの主な改良点は、サポートされるCPUの数とインターフェイスのパフォーマンスです。

x2APIC は CPU のアドレス指定に 32 ビットを使用するようになり、物理宛先モードを使用して最大 2 ³²  − 1 個の CPU のアドレス指定が可能になりました。論理宛先モードの動作が変わり、クラスターが導入されました。このモードを使用すると、最大 2 ²⁰  − 16 個のプロセッサのアドレス指定が可能になります。

改良されたインターフェースにより、プロセッサ間割り込み(IPI) を送信するために必要な APIC レジスタ アクセスの回数が削減されます。この利点により、 KVM は物理的にサポートされていない古いプロセッサの x2APIC をエミュレートできます。このサポートは、Conroeに遡るQEMUから公開されており、AMD Opteron G シリーズ プロセッサ (どちらも x2APIC をネイティブにサポートしていません)でも公開されています。 ^{[17] [18]}

APICvは、ゲストの割り込みオーバーヘッドを削減することを目的としたハードウェア仮想化サポートのIntelのブランド名です。APICvは、Xeon E5-26xx v2（2013年後半に発売）およびXeon E5-46xx v2（2014年初頭に発売）として販売されているIvy Bridge-EPプロセッサシリーズで導入されました。 ^{[19] [20] AMDは}AVICと呼ばれる同様の技術を発表しました。^{[21] [22]これは}、15hモデル6Xh（Carrizo）プロセッサフ​​ァミリー以降で利用可能です。 ^[23]

APIC システムの実装には、特に8254の接続方法に関して、多数の既知のバグがあります。欠陥のあるBIOS では、割り込みルーティングが適切に設定されなかったり、ACPIテーブルや Intel MultiProcessor Specific (MPS) テーブルが正しく提供されなかったりする場合があります。

オペレーティング システムが APIC を適切にサポートしていない場合、APIC がシステム障害の原因となることもあります。古いオペレーティング システムでは、I/O とローカル APIC を無効にする必要がよくありました。対称型マルチプロセッサとマルチコアシステムの普及により、これはもう不可能ですが、ファームウェアとオペレーティング システムのバグは今ではまれにしか発生しません。

AMDとCyrixはかつて、最大32個のプロセッサをサポートする、目的が多少似ているOpenPICアーキテクチャを提案しました。 ^[24] 1995年頃にはIBMとCompaqから少なくとも宣言的なサポートがありました。 ^[25]しかし、OpenPICを搭載したx86マザーボードはリリースされませんでした。^[26] x86市場でのOpenPICの失敗後、AMDはAMD Athlon以降のプロセッサ向けにIntelのAPICのライセンスを取得しました。

IBMはOpenPICレジスタ仕様に基づいてマルチプロセッサ割り込みコントローラ（MPIC）を開発した。 ^[27] MPICはIBMのRS/6000システムなどのPowerPCベースの設計で使用されたが、 ^{[28] Appleの}Power Mac G5でも使用された。^{[29] [30]}

• プロセッサ間割り込み(IPI)
• 割り込み
• 割り込みハンドラ
• 割り込み遅延
• メッセージシグナル割り込み(MSI)
• マスク不可能割り込み(NMI)

• IA-32 インテル アーキテクチャ ソフトウェア デベロッパーズ マニュアル、第 3A 巻: システム プログラミング ガイド、パート 1、第 10 章。

• Intel 64 アーキテクチャ x2APIC 仕様 (PDF)
• Intel x2APICアーキテクチャの詳細については、Intel 64およびIA-32アーキテクチャソフトウェア開発者マニュアルを参照してください。