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グラフィックス・コア・ネクスト（GCN）[1]は、 AMDがTeraScaleマイクロアーキテクチャの後継としてGPU向けに開発したマイクロアーキテクチャと命令セットアーキテクチャのシリーズに付けられたコードネームです。GCNを搭載した最初の製品は2012年1月9日に発売されました。[2]
GCNは、 TeraScaleの非常に長い命令語SIMDアーキテクチャとは対照的に、命令セットを縮小した SIMDマイクロアーキテクチャです。 [3] GCNはTeraScaleよりもかなり多くのトランジスタを必要としますが、コンパイラが簡単なため、汎用GPU （GPGPU）計算に利点があります。
GCN グラフィックス チップは、28 nm のCMOS、および14 nm ( Samsung ElectronicsおよびGlobalFoundries製) と7 nm ( TSMC製)のFinFETを使用して製造され、AMD のRadeon HD 7000、HD 8000、200、300、400、500およびVegaシリーズのグラフィックス カードの一部モデルで利用可能であり、別途リリースされた Radeon VII も含まれています。GCN は、 PlayStation 4やXbox Oneなどのアクセラレーテッド プロセッシング ユニット(APU)のグラフィックス部分でも使用されました。
命令セット
GCN 命令セットは AMD が所有しており、GPU 専用に開発されました。除算用のマイクロ演算はありません。
以下のドキュメントが利用可能です:
- グラフィックス・コア・ネクスト1命令セット、
- グラフィックス・コア・ネクスト2命令セット、
- グラフィックス・コア・ネクスト3および4命令セット、[4]
- グラフィックス・コア・ネクスト5命令セット、および
- 「Vega」7nm 命令セット アーキテクチャ (Graphics Core Next 5.1 とも呼ばれます)。
GCN命令セットにはLLVMコンパイラバックエンドが利用可能である。[ 5 ]これはMesa 3Dで使用されている。
GNUコンパイラコレクション9は、2019年からシングルスレッドのスタンドアロンプログラム向けにGCN 3とGCN 5をサポートしており[6] 、GCC 10ではOpenMPとOpenACCによるオフロードもサポートしています。[7]
MIAOW は、AMD Southern Islands GPGPU マイクロアーキテクチャのオープンソースRTL実装です。
2015年11月、AMDはCUDAベースのアプリケーションを共通のC++プログラミングモデルに移植することを可能にすることを目的としたボルツマンイニシアチブを発表しました。[8]
Super Computing 15 イベントで、AMD は、クラスタークラスの高性能コンピューティング向けのヘッドレス Linux ドライバーとHSAランタイム インフラストラクチャである Heterogeneous Compute Compiler (HCC)、および CUDA アプリケーションを前述の共通 C++ モデルに移植するための Heterogeneous-compute Interface for Portability (HIP) ツールを展示しました。
マイクロアーキテクチャ
2017 年 7 月現在、Graphics Core Next 命令セットは 5 回の反復を経ています。最初の 4 世代間の違いはごくわずかですが、第 5 世代の GCN アーキテクチャでは、パフォーマンスの向上と、1 つの高精度の数値の代わりに 2 つの低精度の数値の同時処理をサポートするために、大幅に変更されたストリーム プロセッサが採用されています。[9]
コマンド処理
グラフィックス コマンド プロセッサ
グラフィックスコマンドプロセッサ（GCP）は、GCNマイクロアーキテクチャの機能ユニットです。他のタスクの中でも、非同期シェーダの処理を担当します。[10]
非同期コンピューティングエンジン
非同期コンピューティング エンジン (ACE) は、コンピューティング目的で使用される独自の機能ブロックであり、その目的はグラフィックス コマンド プロセッサの目的に似ています。[あいまい]
スケジューラ
GCN の 3 回目の反復以降、ハードウェアには 2 つのスケジューラが含まれています。1 つはシェーダ実行中に「ウェーブフロント」をスケジュールするスケジューラ (CU スケジューラ、またはコンピューティング ユニット スケジューラ)、もう 1 つは描画キューとコンピューティング キューの実行をスケジュールするスケジューラです。後者は、固定関数パイプラインの速度または帯域幅によって制限されるグラフィックス コマンドが原因でコンピューティング ユニット (CU) が十分に活用されていない場合に、コンピューティング操作を実行することでパフォーマンスを向上させます。この機能は、非同期コンピューティングと呼ばれます。
特定のシェーダーの場合、GPU ドライバーは、レイテンシを最小限に抑えるためにCPU上の命令をスケジュールすることもあります。
ジオメトリプロセッサ
ジオメトリ プロセッサには、ジオメトリ アセンブラ、テッセレータ、および頂点アセンブラが含まれています。
テッセレータは、 Direct3D 11およびOpenGL 4.5で定義されているハードウェアでテッセレーションを行うことができ（AMD 2017年1月21日を参照）、 [11] ATI TruFormとTeraScaleのハードウェアテッセレーションの後継として、AMDの当時の最新の半導体知的財産コアとなった。
計算ユニット
1つのコンピューティングユニット（CU）は、64個のシェーダプロセッサと4つのテクスチャマッピングユニット（TMU）を組み合わせたものです。 [12] [13]コンピューティングユニットはレンダリング出力ユニット（ROP）とは別ですが、ROPにデータを供給します。[13]各コンピューティングユニットは次の要素で構成されています。
- CUスケジューラ
- ブランチ＆メッセージユニット
- 4 つの 16 レーン幅 SIMD ベクトル ユニット (SIMD-VU)
- 4 64 KiBベクター汎用レジスタ(VGPR) ファイル
- 1スカラー単位(SU)
- 8 KiBスカラーGPRファイル[14]
- 64 KiBのローカルデータ共有
- 4 つのテクスチャ フィルタ ユニット
- 16 テクスチャ フェッチ ロード/ストア ユニット
- 16 KiB レベル 1 (L1)キャッシュ
4つの計算ユニットは、16KiBのL1命令キャッシュと32KiBのL1データキャッシュを共有するように配線されており、どちらも読み取り専用です。SIMD-VUは一度に16個の要素（サイクルあたり）を操作しますが、SUは一度に1つの要素（1サイクルあたり1つ）を操作します。さらに、SUは分岐などの他の操作も処理します。[15]
すべての SIMD-VU には、レジスタを格納するためのプライベート メモリがあります。レジスタには、それぞれ 4 バイトの数値を保持するスカラー レジスタ (S0、S1 など) と、それぞれ 64 個の 4 バイト数値のセットを表すベクター レジスタ (V0、V1 など) の 2 種類があります。ベクター レジスタでは、すべての操作が 64 個の数値に対して並列に実行されます。これは 64 個の入力に対応します。たとえば、一度に 64 個の異なるピクセルに対して処理を実行することができます (各ピクセルの入力はわずかに異なるため、最終的にわずかに異なる色になります)。
各 SIMD-VU には、512 個のスカラー レジスタと 256 個のベクター レジスタ用のスペースがあります。
AMDは、各GCNコンピューティングユニット（CU）には64KiBのローカルデータシェア（LDS）があると主張している。[16]
CU スケジューラ
CU スケジューラは、SIMD-VU が実行するウェーブフロントを選択するハードウェア機能ブロックです。サイクルごとに 1 つの SIMD-VU を選択してスケジュールします。他のハードウェア スケジューラやソフトウェア スケジューラと混同しないでください。
波面
シェーダーはGLSLで記述された小さなプログラムで、グラフィックス処理を実行します。カーネルはOpenCLで記述された小さなプログラムで、GPGPU 処理を実行します。これらのプロセスはそれほど多くのレジスタを必要としませんが、システムまたはグラフィックス メモリからデータをロードする必要があります。この操作には大きなレイテンシが伴います。AMD と Nvidia は、この避けられないレイテンシを隠すために、複数のスレッドをグループ化するという同様のアプローチを選択しました。AMD はこのようなグループを「ウェーブフロント」と呼び、Nvidia はそれを「ワープ」と呼びます。スレッドのグループは、レイテンシを隠すためにこのアプローチを実装する GPU のスケジュールの最も基本的な単位です。これは、SIMD 方式で処理されるデータの最小サイズであり、実行可能なコードの最小単位であり、すべてのスレッドで同時に 1 つの命令を処理する方法です。
すべての GCN GPU では、「ウェーブフロント」は 64 個のスレッドで構成され、すべての Nvidia GPU では、「ワープ」は 32 個のスレッドで構成されます。
AMD のソリューションは、各 SIMD-VU に複数のウェーブフロントを割り当てることです。ハードウェアはレジスタを異なるウェーブフロントに分配し、1 つのウェーブフロントがメモリ内にある何らかの結果を待機している場合、CU スケジューラは SIMD-VU に別のウェーブフロントを割り当てます。ウェーブフロントは SIMD-VU ごとに割り当てられます。SIMD-VU はウェーブフロントを交換しません。SIMD-VU ごとに最大 10 個のウェーブフロントを割り当てることができます (つまり、CU ごとに 40 個)。
AMD CodeXL には、 SGPR と VGPR の数と波面の数の関係を示す表が表示されますが、基本的に、SGPRS の場合は波面の数ごとに 104 ～ 512 であり、VGPRS の場合は波面の数ごとに 256 です。
SSE 命令と併せて、この最も基本的なレベルの並列処理の概念は、しばしば「ベクトル幅」と呼ばれることに注意してください。ベクトル幅は、その中の合計ビット数によって特徴付けられます。
SIMD ベクトルユニット
各 SIMD ベクトル ユニットには次のものがあります。
- 16レーンの整数および浮動小数点ベクトル演算論理ユニット(ALU)
- 64 KiB ベクトル汎用レジスタ(VGPR) ファイル
- 10×48ビットプログラムカウンタ
- 10 ウェーブフロント用の命令バッファ (各ウェーブフロントは 64 スレッドのグループ、または 1 つの論理 VGPR のサイズ)
- 64スレッドのウェーブフロントは4サイクルにわたって16レーンのSIMDユニットに発行されます。
各 SIMD-VU には 10 個のウェーブフロント命令バッファがあり、1 つのウェーブフロントを実行するには 4 サイクルかかります。
オーディオおよびビデオのアクセラレーション ブロック
GCN の多くの実装には、通常、AMD の他のASICブロックがいくつか付随します。これには、 Unified Video Decoder、Video Coding Engine、AMD TrueAudioなどが含まれますが、これらに限定されません。
ビデオコーディングエンジン
ビデオコーディングエンジンは、 Radeon HD 7000シリーズで初めて導入されたビデオエンコーディング ASICです。[17]
VCE の初期バージョンでは、 SVE テンポラル エンコードおよびディスプレイ エンコード モードに加えて、 YUV420ピクセル形式でのI フレームと P フレームのH.264エンコードのサポートが追加され、2 番目のバージョンでは、YUV420 および YUV444 I フレームの B フレーム サポートが追加されました。
VCE 3.0 は、高品質のビデオ スケーリングとHEVC (H.265) コーデックを 追加した、第 3 世代の GCN の一部を形成しました。
VCE 4.0 は Vega アーキテクチャの一部であり、その後Video Core Nextに引き継がれました。
トゥルーオーディオ
統合仮想メモリ
2011年のプレビューでは、AnandTechはGraphics Core Nextでサポートされている統合仮想メモリについて書いています。[18]
-
PCI Express経由の別個のグラフィック カードを備えた従来のデスクトップ コンピューター アーキテクチャ。CPU と GPU は、異なるアドレス空間を持つ別個の物理メモリを備えています。データ全体を PCIe バス経由でコピーする必要があります。注: 図には帯域幅が示されていますが、メモリのレイテンシは示されていません。 -
-
統合グラフィックス ソリューション (およびTeraScale グラフィックスを搭載したAMD APU )は、パーティション化されたメイン メモリで問題が発生します。システム メモリの一部が GPU に排他的に割り当てられます。ゼロ コピーは不可能であり、データは (システム メモリ バスを介して) 1 つのパーティションから別のパーティションにコピーされる必要があります。 -
![GCNグラフィックスを搭載したAMD APUは、統合メインメモリにより希少な帯域幅を節約できます。[19]](https://img-server.japedia.wiki/wikipedia/commons/thumb/e/e2/HSA-enabled_integrated_graphics.svg/500px-HSA-enabled_integrated_graphics.svg.png)
GCNグラフィックスを搭載したAMD APUは、統合メインメモリにより限られた帯域幅を節約できます。[19]
異種システムアーキテクチャ (HSA)
ハードウェアに実装されている特定のHSA機能の一部は、オペレーティング システムのカーネル(そのサブシステム) や特定のデバイス ドライバーからのサポートを必要とします。たとえば、2014 年 7 月に AMD は、Graphics Core Next ベースのRadeonグラフィックス カードをサポートするために、 Linux カーネル メインライン3.17にマージされる 83 個のパッチ セットを公開しました。いわゆる HSA カーネル ドライバーは/drivers/gpu/hsaディレクトリにあり、DRMグラフィックス デバイス ドライバーは/drivers/gpu/drm [21]にあり、Radeon カード用の既存の DRM ドライバーを拡張します。[22]この最初の実装は、単一の「Kaveri」APUに焦点を当てており、既存の Radeon カーネル グラフィックス ドライバー (kgd) と連携して動作します。
ロスレスデルタカラー圧縮
ハードウェアスケジューラ
ハードウェアスケジューラはスケジューリングを実行するために使用され[23]、少なくとも1つのACEに少なくとも1つの空のキューが存在するまでこれらのキューをバッファリングすることにより、ACEへの計算キューの割り当てをドライバーからハードウェアにオフロードします。これにより、HWSは、すべてのキューがいっぱいになるか、安全に割り当てるキューがなくなるまで、バッファリングされたキューをACEに即座に割り当てます。[24]
実行されるスケジューリング作業の一部には、優先度付きキューが含まれます。これにより、優先度の低いタスクが優先タスクを実行するためにプリエンプトされることなく、重要なタスクを他のタスクよりも高い優先度で実行できます。そのため、タスクは、可能な限り GPU を占有するようにスケジュールされた優先度の高いタスクと同時に実行され、優先度の高いタスクが使用していないリソースを他のタスクが使用できるようになります。[23]これらは基本的に、ディスパッチ コントローラーのない非同期コンピューティング エンジンです。[23]これらは、第 4 世代の GCN マイクロアーキテクチャで初めて導入されましたが、[23]第 3 世代の GCN マイクロアーキテクチャには内部テストの目的で存在していました。[25]ドライバーの更新により、第 3 世代の GCN パーツのハードウェア スケジューラが実稼働で使用できるようになりました。[23]
プリミティブ破棄アクセラレータ
このユニットは、頂点シェーダに入る前に縮退した三角形を破棄し、フラグメントシェーダに入る前にフラグメントをカバーしない三角形を破棄します。 [26]このユニットは、第4世代GCNマイクロアーキテクチャで導入されました。[26]
世代
グラフィックス コア 次 1
| 発売日 | 2012年1月[要出典] |
|---|---|
| 歴史 | |
| 前任者 | テラスケール3 |
| 後継 | グラフィックス コア ネクスト 2 |
| サポート状況 | |
| サポートされていません | |
GCN 1 マイクロアーキテクチャは、いくつかのRadeon HD 7000 シリーズグラフィックス カードで使用されました。
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- CPUとGPUの統一アドレス空間による64ビットアドレス指定（x86-64アドレス空間）のサポート[18]
- PCIe 3.0のサポート[27]
- GPUはさまざまなイベント（ページフォールトなど）でCPUに割り込み要求を送信します。
- 部分的に常駐するテクスチャのサポート[28]は、 DirectXとOpenGLの拡張機能を通じて仮想メモリのサポートを可能にします。
- AMD PowerTuneのサポートにより、特定のTDP内に収まるようにパフォーマンスを動的に調整します[29]
- Mantle (API)のサポート
計算とディスパッチを制御する非同期計算エンジンがあります。[15] [30]
ゼロコアパワー
ZeroCore Powerは長時間アイドル時の省電力技術で、使用されていないGPUの機能ユニットをシャットダウンします。[31] AMD ZeroCore Power技術はAMD PowerTuneを補完します。
チップス
ディスクリート GPU (Southern Islands ファミリー):
- 海南
- オーランド
- カーボベルデ
- ピトケアン
- タヒチ
グラフィックス コア ネクスト 2
| 発売日 | 2013年9月[要出典] |
|---|---|
| 歴史 | |
| 前任者 | グラフィックス コア 次 1 |
| 後継 | グラフィックス コア ネクスト 3 |
| サポート状況 | |
| サポートされていません | |
第 2 世代の GCN はRadeon HD 7790で導入され、Radeon HD 8770、R7 260/260X、R9 290/290X、R9 295X2、R7 360、R9 390/390Xのほか、Steamrollerベースのデスクトップ「Kaveri」APUとモバイル「Kaveri」APU 、 Pumaベースの「Beema」および「Mullins」APUにも搭載されています。FreeSyncサポート、AMD TrueAudio 、 AMD PowerTuneテクノロジー の改訂版など、オリジナルの GCN に比べて多くの利点があります。
GCN 第 2 世代では、「シェーダー エンジン」(SE) と呼ばれるエンティティが導入されました。シェーダー エンジンは、1 つのジオメトリ プロセッサ、最大 44 個の CU (Hawaii チップ)、ラスタライザー、ROP、および L1 キャッシュで構成されます。グラフィックス コマンド プロセッサ、8 つの ACE、L2 キャッシュとメモリ コントローラー、オーディオおよびビデオ アクセラレーター、ディスプレイ コントローラー、2 つのDMAコントローラー、およびPCIeインターフェイスは、シェーダー エンジンの一部ではありません。
A10-7850K 「Kaveri」には、独立したスケジューリングと作業項目のディスパッチを行うための8つのCU（コンピューティングユニット）と8つの非同期コンピューティングエンジンが搭載されています。[32]
2013年11月のAMD Developer Summit (APU)でマイケル・マンターはRadeon R9 290Xを発表しました。[33]
チップス
ディスクリート GPU (Sea Islands ファミリー):
- ボネール島
- ハワイ
APUに統合:
- テマシュ
- カビニ
- リバプール（PlayStation 4に搭載されているAPU）
- Durango (Xbox One および Xbox One S に搭載されている APU)
- カヴェリ
- ゴダヴァリ
- マリンズ
- ビーマ
- カリゾ-L
グラフィックス コア ネクスト 3
| 発売日 | 2015年6月[要出典] |
|---|---|
| 歴史 | |
| 前任者 | グラフィックス コア ネクスト 2 |
| 後継 | グラフィックス コア ネクスト 4 |
GCN第3世代[34]は、2014年に「Tonga」GPUを搭載したRadeon R9 285およびR9 M295Xとともに導入されました。テッセレーション性能の向上、メモリ帯域幅の使用を減らすロスレスデルタカラー圧縮、更新されたより効率的な命令セット、ビデオ用の新しい高品質スケーラー、HEVCエンコード（VCE 3.0）およびHEVCデコード（UVD 6.0）、および新しいマルチメディアエンジン（ビデオエンコーダー/デコーダー）を特徴としています。デルタカラー圧縮はMesaでサポートされています。[35]ただし、倍精度性能は前世代に比べて劣っています。[36]
チップス
ディスクリート GPU:
- トンガ（火山諸島ファミリー）、 UVD 5.0（統合ビデオデコーダー）が付属
- Fiji (Pirate Islands ファミリー) には、UVD 6.0 と高帯域幅メモリ(HBM 1)が搭載されています。
APUに統合:
- Carrizo、UVD 6.0搭載
- ブリストルリッジ[37]
- ストーニーリッジ[37]
グラフィックス コア ネクスト 4
| 発売日 | 2016年6月[要出典] |
|---|---|
| 歴史 | |
| 前任者 | グラフィックス コア ネクスト 3 |
| 後継 | グラフィックス コア ネクスト 5 |
| サポート状況 | |
| サポート | |
Arctic IslandsファミリーのGPUは、2016年第2四半期にAMD Radeon 400シリーズとともに導入されました。3Dエンジン（GCA（Graphics and Compute array）またはGFX）はTongaチップに搭載されているものと同じです。[38]しかし、Polarisには新しいディスプレイコントローラーエンジン、UVDバージョン6.3などが搭載されています 。
Polaris 30以外のすべてのPolarisベースのチップは、Samsung Electronicsが開発しGlobalFoundriesにライセンス供与された14nm FinFETプロセスで製造されています。[39]わずかに新しいリフレッシュされたPolaris 30は、SamsungとGlobalFoundriesが開発した12nm LP FinFETプロセスノードで構築されています。第4世代のGCN命令セットアーキテクチャは、第3世代と互換性があります。これは、第3世代のGCNよりも高いGPUクロック速度を可能にする14nm FinFETプロセスへの最適化です。[40]アーキテクチャの改善には、新しいハードウェアスケジューラ、新しいプリミティブ破棄アクセラレータ、新しいディスプレイコントローラ、および4K解像度で60フレーム/秒、カラーチャネルあたり10ビットでHEVCをデコードできる更新されたUVDが含まれます。
チップス
ディスクリートGPU: [41]
- 「Radeon RX 470」および「Radeon RX 480」ブランドのグラフィックカードに搭載されているPolaris 10（コードネームはEllesmere ）
- 「Radeon RX 460」ブランドのグラフィックカード（Radeon RX 560 Dとも呼ばれる）に搭載されているPolaris 11（コードネームはBaffin ）
- 「Radeon RX 550」および「Radeon RX 540」ブランドのグラフィックカードに搭載されているPolaris 12（コードネームLexa）
- Polaris 20は、より高いクロックを備えたリフレッシュされた（14nm LPP Samsung / GloFo FinFETプロセス）Polaris 10であり、「Radeon RX 570」および「Radeon RX 580」ブランドのグラフィックカードに使用されます[42]
- Polaris 21 は、「Radeon RX 560」ブランドのグラフィック カードに使用される、リフレッシュされた (14 nm LPP Samsung/GloFo FinFET プロセス) Polaris 11 です。
- Polaris 22、「Radeon RX Vega M GH」および「Radeon RX Vega M GL」ブランドのグラフィック カードに搭載されています ( Kaby Lake-Gの一部として)
- Polaris 23は、リフレッシュされた（14 nm LPP Samsung/GloFo FinFETプロセス）Polaris 12であり、「Radeon Pro WX 3200」および「Radeon RX 540X」ブランドのグラフィックカード（Radeon RX 640も）に使用されています[43]
- Polaris 30は、より高いクロックを備えたリフレッシュされた（12 nm LP GloFo FinFETプロセス）Polaris 20であり、「Radeon RX 590」ブランドのグラフィックカードに使用されます[44]
専用 GPU に加えて、Polaris は、それぞれ「Neo」と「Scorpio」と呼ばれる PlayStation 4 Pro と Xbox One X の APU にも使用されています。
精密なパフォーマンス
すべての GCN 第 4 世代 GPU の FP64 パフォーマンスは、FP32パフォーマンスの1/16です。
グラフィックス コア ネクスト 5
| 発売日 | 2017年6月[要出典] |
|---|---|
| 歴史 | |
| 前任者 | グラフィックス コア ネクスト 4 |
| 後継 | RDNA 1 |
| サポート状況 | |
| サポート | |
AMDは2017年1月、「次世代コンピューティングユニット」と呼ばれる次世代のGCNアーキテクチャの詳細を発表し始めました。[40] [45] [46]新しい設計では、クロックあたりの命令数の増加、クロック速度の向上、 HBM2のサポート、より大きなメモリアドレス空間が期待されていました。ディスクリートグラフィックスチップセットには「HBCC（高帯域幅キャッシュコントローラー）」も含まれていますが、APUに統合されている場合は含まれていません。[47]さらに、新しいチップにはラスタライゼーションおよびレンダリング出力ユニットの改善が含まれると予想されていました。ストリームプロセッサは、8ビット、16ビット、および32ビットの数値に対してパックド数学Rapid Pack Mathテクノロジをサポートするように、以前の世代から大幅に変更されています。これにより、より低い精度が許容される場合（たとえば、2つの半精度数を1つの単精度数と同じ速度で処理するなど）に大きなパフォーマンス上の利点があります。
NvidiaはMaxwellでタイルベースのラスタライゼーションとビニングを導入し、[48]これがMaxwellの効率向上の大きな理由でした。1月にAnandTechは、 Vegaで導入される新しい「DSBR（Draw Stream Binning Rasterizer）」により、エネルギー効率の最適化に関してVegaが最終的にNvidiaに追いつくだろうと推測しました。[49]
また、新しいシェーダーステージであるプリミティブシェーダーのサポートも追加されました。[50] [51]プリミティブシェーダーは、より柔軟なジオメトリ処理を提供し、レンダリングパイプライン内の頂点シェーダーとジオメトリシェーダーを置き換えます。2018年12月現在、必要なAPIの変更がまだ行われていないため、プリミティブシェーダーは使用できません。[52]
Vega 10 と Vega 12 は、 Samsung Electronicsが開発しGlobalFoundriesにライセンス供与された14 nm FinFETプロセスを採用しています。Vega 20 はTSMCが開発した7 nm FinFET プロセスを採用しています。
チップス
ディスクリート GPU:
- Vega 10（14 nm Samsung / GloFo FinFETプロセス）（コードネームGreenland [53]）は、「Radeon RX Vega 64」、「Radeon RX Vega 56」、「Radeon Vega Frontier Edition」、「Radeon Pro V340」、Radeon Pro WX 9100、およびRadeon Pro WX 8200グラフィックスカードに搭載されています[54]
- Vega 12（14 nm Samsung/GloFo FinFETプロセス）は、「Radeon Pro Vega 20」および「Radeon Pro Vega 16」ブランドのモバイルグラフィックカードに搭載されています[55]
- Vega 20（7nm TSMC FinFETプロセス）は、「Radeon Instinct MI50」および「Radeon Instinct MI60」ブランドのアクセラレータカード、[56]「Radeon Pro Vega II」、および「Radeon VII」ブランドのグラフィックカードに搭載されています。[57]
APUに統合:
- レイヴンリッジ[58]にはVCEとUVDに代わるVCN1が搭載されており、完全な固定機能VP9デコードが可能となった。
- ピカソ
- ルノワール
- セザンヌ
精密なパフォーマンス
Vega 20を除くすべてのGCN第5世代GPUの倍精度浮動小数点（FP64）性能は、FP32性能の16分の1です。Radeon Instinctを搭載したVega 20の場合、これはFP32性能の半分です。Radeon VIIを搭載したVega 20の場合、これはFP32性能の4分の1です。[59]すべてのGCN第5世代GPUは、 FP32性能の2倍である半精度浮動小数点（FP16）計算をサポートしています。
GCN GPUの比較
- 表にはディスクリート GPU (モバイルを含む) のみが含まれています。APU (IGP) およびコンソール SoC はリストされていません。
1 Treasure (Lexa) や Hawaii Refresh (Ellesmere) などの古いコード名は記載されていません。
2最初の発売日。Polaris 20 (2017 年 4 月) などのバリアント チップの発売日は記載されていません。
参照
外部リンク
- AMD.com グラフィック コア ネクスト (GCN) 公式 Web サイト
参考文献
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非同期計算エンジン (ACE)
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