ゲートウェイ設計自動化

「Verilog HDL は、1985 年に Automated Integrated Design Systems (後にGateway Design Automation に改名) で生まれました。当時、この会社はPODEM (Path-Oriented Decision Making) テスト生成アルゴリズムの発明者であるPrabhu Goel博士が所有する非公開企業でした。 ^[1] Verilog HDL はPhil Moorbyによって設計されました。^[2]彼は後に Verilog-XL の主任設計者となり、Cadence Design Systems の最初のコーポレートフェローになりました。Gateway Design Automation は Verilog-XL の成功とともに急速に成長し、最終的に 1989 年にカリフォルニア州サンノゼのCadence Design Systems に買収されました。」^[3]