電力ネットワーク設計（IC）

集積回路の設計において、電力ネットワーク設計とは、チップ上で電力を分配するオンチップ導体ネットワークの分析と設計を指します。すべてのエンジニアリングと同様に、これにはトレードオフが伴います。ネットワークは適切なパフォーマンスと十分な信頼性を備えている必要がありますが、必要以上のリソースを使用するべきではありません。

電源分配ネットワークは、パッド位置から設計内のすべてのデバイスに電源電圧とグランド電圧を分配します。ディープ サブマイクロメートル技術では、デバイス寸法の縮小、スイッチング周波数の高速化、消費電力の増加により、電源およびグランド ネットワークに大きなスイッチング電流が流れ、パフォーマンスと信頼性が低下します。チップ上の回路の信頼性の高い動作を確保するには、堅牢な電源分配ネットワークが不可欠です。高性能設計では、電源の整合性検証が重要な問題となります。

ネットワークを構成する相互接続の抵抗により、ネットワーク全体で電圧降下が発生します。これは一般にIR ドロップと呼ばれます。パッケージは、ワイヤボンド チップのパッケージ リードまたはフリップ チップ技術のC4 バンプ アレイを介して、電源グリッドのパッドに電流を供給します。パッケージの抵抗は非常に小さいですが、パッケージ リードのインダクタンスは大きく、ダイ上のデバイスによって引き出される時間によって変化する電流が原因で、パッドの位置で電圧降下が発生します。この電圧降下はdi/dt ドロップと呼ばれます。したがって、デバイスで見られる電圧は、電源電圧から IR ドロップと di/dt ドロップを引いたものになります。

電力網における過度の電圧降下は、回路のスイッチング速度とノイズマージンを低下させ、機能障害につながる可能性のあるノイズを注入します。平均電流密度が高いと、エレクトロマイグレーション(EM)により金属ワイヤが望ましくない摩耗を起こします。したがって、電力分配ネットワークの設計における課題は、チップ全体の電力需要の大きな変動にもかかわらず、消費ポイントで優れた電圧調整を実現することと、最小限の金属層領域を使用してそのようなネットワークを構築することです。これらの問題は、マイクロプロセッサなどの高性能チップで顕著です。大量の電力を多くの金属層の階層を通じて分配する必要があるためです。堅牢な電力分配ネットワークは、パフォーマンス保証を満たし、信頼性の高い動作を保証するために不可欠です。

デカップリング コンデンサまたはデキャップと呼ばれる、電源とグランドの分配ネットワーク間の容量は、局所的な電荷ストレージとして機能し、供給ポイントでの電圧降下を緩和するのに役立ちます。電源ラインの金属ワイヤ間の寄生容量、非スイッチング デバイスのデバイス容量、および N ウェルと基板間の容量は、電源分配ネットワークの暗黙のデカップリング容量として発生します。残念ながら、この暗黙のデカップリング容量は、電圧降下を安全範囲内に抑えるのに十分ではない場合があり、設計者は多くの場合、戦略的な場所でダイ上に意図的に明示的なデカップリング容量構造を追加する必要があります。これらの明示的に追加されたデカップリング容量は無料ではなく、チップの面積とリーク電力消費を増加させます。寄生相互接続抵抗、デカップリング容量、およびパッケージ/相互接続インダクタンスは、独自の共振周波数を持つ複雑なRLC 回路を形成します。共振周波数が設計の動作周波数に近い場合、グリッドで大きな電圧降下が発生する可能性があります。

電力網の設計における問題の核心は、設計サイクルの最後まで多くの未知数があるということです。それにもかかわらず、電力網の構造、サイズ、レイアウトに関する決定は、チップ設計の大部分がまだ始まっていない非常に早い段階で行う必要があります。残念ながら、ほとんどの市販ツールは、チップ設計全体が完了し、電源ラインとグランド ラインの寄生とトランジスタによって引き出される電流に関する詳細情報がわかっているときの電力網のレイアウト後検証に重点を置いています。この段階で明らかになる電力網の問題は、通常、修正が非常に困難または高額であるため、推奨される方法論は、初期の電力網を設計し、さまざまな設計段階で段階的に改良するのに役立ちます。

最新の高性能マイクロプロセッサの消費電力とスイッチング速度の増加により、高速設計におけるdi/dt効果の懸念が高まっています。高性能設計の電力管理に推奨される方式であるクロック ゲーティングは、マクロブロックの電流需要の急激な増加を引き起こし、 di/dt効果を増大させる可能性があります。設計者は、オンチップの寄生容量と意図的に追加されたデカップリング コンデンサを利用して、電圧のdi/dt変動に対抗します。ただし、パッケージとチップのインダクタンスと容量を正確にモデル化し、そのようなモデルを使用してグリッドを解析する必要があります。そうしないと、追加するデカップリングの量が過小評価または過大評価される可能性があります。また、これらの詳細なモデルを含める場合でも、解析の効率性を維持する必要があります。

電力網の解析における重大な問題は、ネットワークのサイズが大きいことです (通常、最先端のマイクロプロセッサでは数百万のノード)。チップ内のすべての非線形デバイスを電力網と一緒にシミュレートすることは、計算上不可能です。サイズを管理可能にするために、シミュレーションは 2 つのステップで行われます。最初に、非線形デバイスは完全な供給電圧を前提としてシミュレートされ、デバイスによって消費される電流が測定されます。次に、これらのデバイスは電力網をシミュレートするための独立した時間変動電流源としてモデル化され、トランジスタでの電圧降下が測定されます。電圧降下は通常、電源電圧の 10% 未満であるため、デバイス電流と電源電圧の相互作用を無視することで発生する誤差は小さくなります。これらの 2 つのステップを実行することで、電力網の解析問題は、依然としてかなり大きい線形ネットワークを解くことにまで縮小されます。ネットワーク サイズをさらに縮小するには、電力分配モデルの階層を利用できます。

回路電流は、ブロック間の信号相関のため独立していません。この問題は、チップ全体の入力パターンの共通セットを使用して、ロジック シミュレーションの結果からチップの個々のブロックの入力を導出することで解決されます。パワー グリッド解析における重要な問題は、これらの入力パターンがどのようなものであるかを決定することです。IR ドロップ解析では、最大瞬間電流を生成するパターンが必要ですが、エレクトロマイグレーションの目的では、大きな持続 (平均) 電流を生成するパターンが重要です。

電力網解析は、入力ベクトル依存型^{[1] [2]}法とベクトルレス型^[3]法に分類できます。入力ベクトルパターン依存型では、グリッド内で最悪の電圧降下を引き起こす入力パターンのセットを見つけるために検索技術を使用します。文献では、遺伝的アルゴリズムやその他の検索技術を使用して、電源ネットワークから引き出される総電流を最大化するベクトルまたはベクトルのパターンを見つける方法が数多く提案されています。入力ベクトルパターン依存型アプローチは計算集約型であり、フルチップ解析ではなく回路ブロックに限定されます。さらに、これらのアプローチは本質的に楽観的であるため、電圧降下を過小評価し、電源ノイズの問題の一部が気付かれません。一方、ベクトルレス型アプローチは、最悪のケースの電圧降下の上限を効率的に計算することを目的としています。これらのアプローチは高速で保守的であるという利点がありますが、保守的になりすぎて過剰設計につながることもあります。^[4]

電力ネットワーク解析に関する文献のほとんどは、電力ネットワークにおける最悪の電圧降下を計算する問題を扱っています。エレクトロマイグレーションも同様に深刻な問題ですが、ほぼ同じ方法で対処されています。各ノードの電圧の代わりに、EM 解析では各ブランチの電流を解析し、電圧制限の代わりに、層と幅に応じてワイヤごとに電流制限があります。

他の IC アプリケーションでは、ここで説明したフローの一部のみを使用する場合があります。たとえば、ゲート アレイまたはフィールド プログラマブル ゲート アレイ(FPGA) の設計者は、電源を設計する必要があるときにこれらの部品の詳細な使用方法がわからないため、設計段階のみを実行します。同様に、FPGA またはゲート アレイのユーザーは、設計がすでに固定されているため、分析部分のみを使用します。

• パワーゲーティング

• 集積回路の電子設計自動化ハンドブック、Lavagno、Martin、Scheffer 著、ISBN  0-8493-3096-3電子設計自動化分野の調査。この概要は、 David Blaauw、Sanjay Pant、Rajat Chaudhry、Rajendran Panda著の第 II 巻、第 20 章「電源ネットワークの設計と分析」から許可を得て抜粋したものです。