メモリ管理ユニット

メモリ管理ユニット（MMU ）は、ページメモリ管理ユニット（PMMU）^[1]とも呼ばれ、メモリバス上のすべてのメモリ参照を調べ、仮想メモリアドレスと呼ばれるこれらの要求をメインメモリの物理アドレスに変換するコンピュータハードウェアユニットです。

現代のシステムでは、プログラムは通常、コンピュータ アーキテクチャの理論上の最大メモリ ( 32 ビットまたは 64 ビット) にアクセスするアドレスを持ちます。MMU は、各プログラムのアドレスを物理メモリ内の個別の領域にマッピングします。この領域は通常、理論上の最大値よりもはるかに小さくなります。プログラムが一度に大量のメモリを使用することはめったにないため、これが可能になります。

最近のオペレーティング システム(OS)のほとんどは、仮想メモリ(VM) のサポートを提供するために MMU と連携して動作します。MMU は、ページと呼ばれる固定サイズのブロックでメモリの使用状況を追跡し、プログラムが物理メモリにないページ内の場所を参照すると、MMU はオペレーティング システムに割り込みを発生させます。次に、OS はメモリ内のあまり使用されていないブロックを選択し、読み込まれてから変更されている場合はハード ドライブなどの補助ストレージに書き込み、補助ストレージからそのブロックにページを読み込んで、プログラムが使用できるように、最初に要求されたページにブロックをマップするように MMU を設定します。これは、デマンド ページングと呼ばれます。

現代の MMU は一般に、追加のメモリ関連タスクも実行します。メモリ保護は、プログラムが以前に要求していないメモリにアクセスしようとする試みをブロックし、不正なプログラムがすべてのメモリを使い果たしたり、悪意のあるコードが別のプログラムからデータを読み取ったりするのを防ぎます。また、プロセッサ キャッシュを管理することもよくあります。プロセッサ キャッシュは最近アクセスされたデータを非常に高速なメモリに格納するため、低速のメイン メモリと通信する必要性が減ります。実装によっては、バス アービトレーションも担当し、アクセスを必要とするコンピューターの多くの部分の間でメモリ バスへのアクセスを制御します。

1990 年代に VM システムが普及する以前は、初期の MMU 設計はより多様でした。これらの中で一般的なのはページ変換で、これは固定サイズのブロックを使用する点で現代のデマンド ページングに似ていますが、メモリを分割するページのリストが固定サイズでした。つまり、ブロック サイズはページ数とインストールされているメモリの関数でした。主に大型マシンで見られるもう 1 つの一般的な手法はセグメント変換で、プログラム要求により適切にマップされる可変サイズのメモリ ブロックを使用できました。これは効率的でしたが、仮想メモリへのマップはそれほどうまくいきませんでした。初期のシステム、特に8 ビットシステムでは、バンク切り替えを実行するために非常に単純な MMU を使用していました。

現代のMMUは、通常、仮想アドレス空間（プロセッサが使用するアドレスの範囲）をページに分割します。各ページのサイズは2の累乗で、通常は数キロバイトですが、それよりはるかに大きい場合もあります。プログラムは、マシンの自然なアドレスサイズ（現代のシステムでは通常32ビットまたは64ビット）を使用してメモリを参照します。アドレスの下位ビット（ページ内のオフセット）は変更されません。上位アドレスビットは仮想ページ番号です。^[3]

ほとんどの MMU は、仮想ページ番号をメインメモリ内の物理ページ番号にマッピングするために、ページテーブルと呼ばれるメモリ内の項目テーブルを使用します。ページテーブルには、仮想ページごとに1 つのページテーブルエントリ(PTE) が含まれます。ページテーブルのサイズを縮小するために、マルチレベルページテーブルがよく使用されます。PTE の連想キャッシュは、トランスレーションルックアサイドバッファ(TLB) と呼ばれ、仮想アドレスがマッピングされるたびにメインメモリにアクセスする必要性を回避するために使用されます。^[4]

他のMMUには、マッピング情報のセットを保持する メモリ^[5]レジスタ^[6]または静的RAM ^[7]のプライベート配列がある場合があります。

仮想ページ番号は、ページ テーブルまたはその他のマッピング情報へのインデックスとして直接使用されるか、またはさらに分割され、特定のレベルのビットが下位レベルのテーブルのインデックスとして使用され、その下位レベルのテーブルの次のレベルのビットがインデックスとして使用され、2 つ以上のレベルのインデックスが使用される場合があります。

物理ページ番号とページオフセットを組み合わせることで完全な物理アドレスが得られます。^[3]

ページテーブルエントリやその他のページごとの情報には、ページに書き込まれたかどうか（ダーティビット）、最後に使用されたのはいつか（LRU （最長時間未使用）ページ置換アルゴリズムの場合、アクセスビット）、どの種類のプロセス（ユーザーモードまたはスーパーバイザーモード）がページを読み書きできるか、およびキャッシュする必要があるかどうかに関する情報も含まれる場合があります。 [ ^8]

ページ テーブル エントリやその他のページごとの情報によって、特定の仮想ページへのアクセスが禁止されることがあります。これは、その仮想ページに物理ランダム アクセス メモリ(RAM) が割り当てられていないためと考えられます。この場合、MMU はCPU にページ フォールトを通知します。その後、オペレーティング システム(OS) は、おそらく RAM の空きフレームを見つけて、ページ マップを設定して要求された仮想アドレスにマップするなどして、状況に対処します。RAM が空いていない場合は、何らかの置換アルゴリズムを使用して既存のページ (犠牲者と呼ばれる)を選択し、ディスクに保存する必要がある可能性があります (ページングと呼ばれるプロセス)。一部の MMU では、PTE が不足する可能性もあります。その場合、OS は新しいマッピングのために 1 つを解放する必要があります。^{[8] [3]}

MMU は、不正なメモリ アクセスまたは存在しないメモリ アクセス時に、それぞれ不正アクセス エラー状態または無効ページ フォールトを生成する可能性があり、オペレーティング システムによって処理されると、セグメンテーション フォールトまたはバス エラー状態が発生します。

場合によっては、ページフォールトはソフトウェアのバグを示している可能性がありますが、これはMMUの主な利点の1つであるメモリ保護を使用することで防止できます。オペレーティングシステムは、特定のプログラムがアクセスすべきでないメモリへのアクセスを禁止することで、誤ったプログラムから保護することができます。通常、オペレーティングシステムは各プログラムに独自の仮想アドレス空間を割り当てます。^[3]

ページングされたMMUは、メモリの外部断片化の問題も軽減します。メモリブロックが割り当てられて解放された後、空きメモリは断片化（不連続）される可能性があり、空きメモリの最大の連続ブロックは合計量よりもはるかに小さくなる可能性があります。仮想メモリを使用すると、連続した仮想アドレスの範囲を物理メモリの複数の非連続ブロックにマップできます。この非連続な割り当ては、ページングの利点の1つです。^{[8] [3]}

しかし、ページマッピングは内部フラグメンテーションという別の問題を引き起こします。これは、プログラムがページにきれいにマッピングされないメモリブロックを要求したときに発生します。たとえば、プログラムがファイル作業を実行するために 1 KB のバッファを要求した場合などです。この場合、要求の結果、ページの 1 KB しか使用されないにもかかわらず、ページ全体が確保されます。ページが 1 KB より大きい場合、ページの残りの部分は無駄になります。この種の小さな割り当てが多数行われると、メモリの大部分が空のままであっても、メモリが使い果たされる可能性があります。^[4]

初期のマイクロプロセッサ設計では、メモリ管理は独立した集積回路によって実行されていました。例えば、 VLSI Technology VI475 (1986)、Macintosh IIのMotorola 68020 CPU で使用されたMotorola 68851 (1984) 、 Zilog Z8000ファミリのプロセッサで使用されたZ8010 ^[9]および Z8015 (1985) ^{[10] [11]などです。その後のマイクロプロセッサ (} Motorola 68030やZilog Z280など) では、 Intel 80286以降のx86マイクロプロセッサと同様に、MMU が CPU と同じ集積回路に配置されました。

この記事は、一般的にデマンドページングに基づく現代のMMUに焦点を当てていますが、初期のシステムでは、セグメンテーションへと発展したベースアンドバウンドアドレス指定、またはオンデマンドでロードするのではなく固定のブロックセットを使用していました。これら2つのアプローチの違いは、連続したメモリブロックのサイズです。ページングシステムではメインメモリを一連の同じサイズのブロックに分割しますが、セグメント化システムでは通常、可変サイズが許可されます。^[4]

初期のメモリ管理システムは、多くの場合ソフトウェアで実装され、一連のマッピングを保持するためにメモリの一部を確保していました。これらは、ベースとリミットという値のペアで構成されていましたが、他の多くの用語も使用されていました。オペレーティングシステムがプログラムをロードするためにメモリを要求した場合、またはプログラムがファイルからのデータを保持するためにさらにメモリを要求した場合など、メモリ処理ライブラリが呼び出されます。これはマッピングを調べて、要求を保持するのに十分な大きさのメインメモリの領域を探します。そのようなブロックが見つかった場合、新しいエントリがテーブルに入力されました。それ以降、そのプログラムがメモリにアクセスすると、そのアドレスはすべてベース値でオフセットされました。プログラムが要求したメモリの使用を終えて解放するか、プログラムが終了すると、それに関連付けられたエントリが解放されます。^[4]

このアクセススタイルは、時間の経過とともにメインフレーム市場で一般的になり^[要出典]、セグメント変換として知られていましたが、ここではさまざまな用語も使用されています。このスタイルの利点は単純さです。メモリブロックは連続しているため、ベースとリミットの2つの値のみを保存する必要があります。各エントリは、単一のプログラムによって使用されるメモリのブロックに対応し、変換はプログラムには見えません。プログラムでは、メインメモリがアドレス0から始まり、固定値まで拡張されているように見えます。^[4]

このアプローチの欠点は、外部フラグメンテーションと呼ばれる効果につながることです。これは、メモリ割り当てが解放されたが連続していない場合に発生します。この場合、要求を処理するのに十分なメモリが利用可能である可能性がありますが、分散しているため割り当てることができません。プログラムが時間の経過とともに起動および停止するシステムでは、最終的にメモリが高度に断片化され、大きなブロックが残らなくなる可能性があります。この問題に対処するために、いくつかのアルゴリズムが開発されました。^[4]

セグメンテーションは1980年代のマイクロコンピュータプラットフォームで広く使われていた。この概念を採用したMMUにはモトローラ68451やシグネティクス68905などがあるが^[4] 、他にも多くの例がある。またソフトウェア実装でもサポートされており、その一例が1987年にMacintoshプラットフォーム向けにリリースされたアップルのMultiFinderである。各プログラムにはFinderで事前に選択された量のメモリが割り当てられ、仮想から物理への変換はハンドルを使用してプログラム内で行われた。^[12]

より一般的な例は、IBM PCで使用されているIntel 8088です。これはCPU内に非常に単純なMMUを実装し、プログラムが直接アクセスする基本値を保持する4つのプロセッサレジスタを備えていました。これらは20ビットアドレスの上位4ビットのみをマップし、制限に相当するものはなく、アドレスの下位16ビットのみで、64kBに固定されていました。^[13] x86アーキテクチャシリーズの後のエントリでは、異なるアプローチが使用されました。

GE 645やその後継機などの一部のシステムでは、セグメンテーションとページングの両方が使用されていました。セグメント テーブルには、セグメントの物理ベース アドレスと長さを示すセグメントごとのエントリが含まれているのではなく、セグメントの長さに加えて、セグメントのページ テーブルの物理ベース アドレスを示すエントリが含まれています。物理メモリは固定サイズのページに分割され、純粋にページ ベースのデマンド ページングに使用されるのと同じ手法が、セグメントとページ ベースのデマンド ページングにも使用されます。

メモリ処理のもう 1 つのアプローチは、メイン メモリを連続した固定サイズのブロックに分割することです。これは、結果が一連のページになるという点で現代のデマンド ページング システムに似ていますが、これらの初期のシステムでは、ページのリストはサイズが固定されており、パフォーマンスを向上させるために、通常はスタティック RAMなどの高速メモリに格納されます。この場合、MMU によって格納されるアドレスの 2 つの部分は、セグメント番号とページ インデックスと呼ばれます。^[4]

オリジナルのMotorola 68000のような 24 ビット アドレス指定のプロセッサ設計を考えてみましょう。このようなシステムでは、MMU は仮想アドレスをいくつかの部分に分割します。たとえば、最下位 13 ビットをページ インデックスに、残りの最上位 11 ビットをセグメント番号として使用します。これにより、それぞれ 8 kB の 2048 ページのリストが作成されます。^[4]このアプローチでは、メモリ要求によって 1 つ以上のページがそのプログラムに付与されますが、メイン メモリ内で連続していない可能性があります。MMU は、プログラムによって最初に表現されたページ番号とメイン メモリ内の実際のページ番号のリストを維持します。メモリにアクセスしようとすると、MMU はプロセッサのメモリ バスからセグメント番号を読み取り、内部メモリ内でそのプログラムに対応するエントリを見つけ、元のアドレスの下位ビットを変更せずにメモリのバス上にマップされたバージョンの値を表現し、そのまま渡します。セグメント化されたケースと同様に、プログラムはメモリを 1 つの連続したブロックとして認識します。^[4]

このアプローチには 2 つの欠点があります。1 つ目は、仮想アドレス空間が拡大するにつれて、マッピングを保持するために必要なメモリの量も増加することです。たとえば、68020ではアドレスは 32 ビット幅であるため、同じ 8 kB ページ サイズのセグメント番号は上位 19 ビットになり、マッピング テーブルのサイズは 512 kB に拡大します。^[4]これは、1980 年代にハードウェアで妥当なコストで実装できるサイズをはるかに超えています。この問題は、ページを 8 ではなく 64 kB に大きくすることで軽減できます。これで、ページ インデックスは 16 ビットを使用し、結果としてページ テーブルは 64 kB になり、扱いやすくなります。ページ サイズを大きくすると、2 つ目の問題、つまり内部フラグメンテーションの増加につながります。小さなブロックに対する一連の要求を生成するプログラムには、大きなブロックが割り当てられ、大量のメモリが無駄になります。^[4]

ページ変換アプローチは、1970年代から80年代初頭にかけて、Signetics 68905（どちらのモードでも動作可能）を含むマイクロプロセッサMMUで広く使用されていました。SigneticsとPhilipsの両社は、68905を同じ物理チップに統合した68000のバージョンである68070を製造しました。^[4]

この技術のもう1つの用途は、仮想アドレスが小さすぎる場合に物理アドレスのサイズを拡張することです。たとえば、PDP-11は元々16ビットのアドレスでしたが、1970年代にメモリサイズが増加すると小さすぎました。これは、物理メモリバスを18ビットに拡張し、プロセッサバス上の他のピンに基づいてMMUを使用してさらに2ビットを追加し、どのプログラムがメモリにアクセスしているかを示すことで解決されました。^[14]

この同じ技術の別の用途は、ページングではなくバンクスイッチングと呼ばれているが、 MOS 6502などの初期の8ビットマイクロプロセッサで広く使用されていた。たとえば、Atari MMUは、どのチップが現在アクティブであるか（通常はCPUまたはANTIC）に基づいて、アドレスバス上の追加ビットを表現し、複数のDRAMメモリバンクから選択する。これは、 Atari 130XEで使用可能なメモリを128kBに拡張するために使用された。 ^[15] Commodore 128でも同様のアプローチが使用された。

最近のシステムの多くは、メモリを4～64 KBのサイズのページに分割し、 2 MBまたは1 GBのサイズのいわゆる巨大ページ (多くの場合、両方のバリエーションが可能) を使用する機能を備えています。ページ変換は、トランスレーション ルックアサイド バッファ(TLB)にキャッシュされます。一部のシステム (主に古いRISC設計) では、 TLB にページ変換が見つからない場合に OS にトラップされます。ほとんどのシステムは、ハードウェア ベースのツリー ウォーカーを使用します。ほとんどのシステムでは MMU を無効にできますが、OS コードにトラップされるときに MMU を無効にするシステムもあります。

1965年8月に発表されたIBM System/360 Model 67には、動的アドレス変換（DAT）ボックスと呼ばれるMMUが含まれていました。[ 16 ^{] [17]} これは、アクセスされたビットとダーティビットをページテーブルの外に格納するという珍しい機能を持っています（すべてのS/360プロセッサの4ビット保護キーと共に）。これらは仮想メモリではなく物理メモリを参照し、専用命令によってアクセスされます。^[17] これにより、OSのオーバーヘッドが削減されます。OSは、そうでなければアクセスされたビットとダーティビットをページテーブルからより物理的指向のデータ構造に伝播させる必要があります。これにより、OSレベルの仮想化（後に準仮想化と呼ばれる）が容易になります。

1972 年 8 月から、IBM System/370にも同様の MMU が搭載されていますが、当初は System/360 Model 67 の 32 ビット仮想アドレス空間ではなく、24 ビット仮想アドレス空間のみをサポートしていました。また、アクセスされたビットとダーティ ビットはページ テーブルの外部に格納されます。1983 年初頭、System/370-XA アーキテクチャにより仮想アドレス空間が 31 ビットに拡張され、2000 年には64 ビットの z/Architectureが導入され、アドレス空間が 64 ビットに拡張されました。これらでは、アクセスされたビットとダーティ ビットは引き続きページ テーブルの外部に格納されます。

VAXのページは512バイトで^{[18] : 199}と非常に小さい。OSは複数のページを1つの大きなページとして扱うことがある。例えば、 VAX上のLinuxは8つのページをグループ化する。したがって、システムは4KBのページを持っているように見える。VAXはメモリを4つの固定目的領域に分割し、各領域のサイズは1GBである。それらは次の通りである。 ^{[18] : 200–201}

P0 スペース

ヒープなどの汎用プロセスごとのメモリに使用されます。

P1スペース

(または制御空間) これもプロセスごとに存在し、通常はスーパーバイザ、エグゼクティブ、カーネル、ユーザースタック、およびオペレーティング システムによって管理されるその他のプロセスごとの制御構造に使用されます。

S0 スペース

(またはシステム スペース) すべてのプロセスに対してグローバルであり、ページングされているかどうかに関係なく、ページテーブルを含むオペレーティング システムのコードとデータを格納します。

S1スペース

未使用で「デジタル用に予約」されている。^{[18] ：200–201}

ページテーブルは大きな線形配列です。^{[18] : 209–215}通常、アドレスが可能な範囲の両端で使用される場合、これは非常に無駄が多いですが、P0 および P1 空間のページテーブルはページングされた S0 空間に格納されます。^{[18] : 211–212}したがって、実質的に 2 レベルのツリーがあり、アプリケーションは未使用のページテーブルエントリに多くのスペースを浪費することなく、スパースメモリレイアウトを持つことができます。ほとんどの MMU のページテーブルエントリとは異なり、VAX MMU のページテーブルエントリにはアクセスビットがありません。^{[18] : 203–205}ページングを実装する OS は、効率的に動作するために、アクセスビットをエミュレートする方法を見つける必要があります。通常、OS は定期的にページをマップ解除し、ページが存在しないフォールトを使用して OS がアクセスビットを設定できるようにします。

ARM アーキテクチャベースのアプリケーション プロセッサは、ARM の仮想メモリ システム アーキテクチャによって定義された MMU を実装します。現在のアーキテクチャでは、 4 KBおよび64 KB のページ、1 MB のセクション、および16 MB のスーパーセクションを記述するためのPTEが定義されています。旧バージョンでは、 1 KB の小さなページも定義されていました。ARM は、 4 KBおよび64 KB のページを使用する場合は 2 レベルのページ テーブルを使用し、 1 MBセクションおよび16 MBセクションの場合は 1 レベルのページ テーブルのみを使用します。

TLBの更新はページテーブルウォーキングハードウェアによって自動的に実行されます。PTEには、特権に基づく読み取り/書き込みアクセス許可、キャッシュ可能性情報、NXビット、および非セキュアビットが含まれます。^[19]

DEC Alphaプロセッサはメモリを8KB、16KB、32KB、または64KBに分割します。ページサイズはプロセッサによって異なります。^{[20] ：3～2  [21] ：3～2}ページ。TLBミスの後、低レベルのファームウェアマシンコード（ここではPALcodeと呼びます）がページテーブルを走査します。

OpenVMS AXP PALcode およびDEC OSF/1 PALcode は、3 レベルのツリー構造のページ テーブルを走査します。アドレスは、未使用のビット セット (ツリーのルート レベルへのインデックスの最上位ビットと同じ値を含む)、ツリーのルート レベルをインデックスするビット セット、ツリーの中間レベルをインデックスするビット セット、ツリーのリーフ レベルをインデックスするビット セット、および変更なしで物理アドレスに渡され、ページ内のバイトをインデックスする残りのビットに分割されます。フィールドのサイズはページ サイズに依存します。3 つのツリー インデックス フィールドはすべて同じサイズです。^{[20] : 3-2–3-3  [21] : 3-1–3-2} OpenVMS AXP PALcode は、ユーザー、スーパーバイザー、エグゼクティブ、およびカーネル モードの完全な読み取りおよび書き込み許可ビットをサポートし、読み取り/書き込み/実行ビットのフォールトもサポートします。^{[20] : 3-3–3-6} DEC OSF/1 PALcodeは、ユーザーモードとカーネルモードの完全な読み取りおよび書き込み許可ビットをサポートし、読み取り/書き込み/実行ビットのフォールトもサポートしています。^{[21] : (II-B) 3-3-3-6}

Windows NT AXP PALcode は、仮想アドレス空間の単一レベル ページ テーブルまたは物理アドレス空間の 2 レベル ページ テーブルをウォークできます。アドレスの上位 32 ビットは無視されます。単一レベル ページ テーブルの場合、アドレスは、ページ テーブルをインデックスするビット セットと、変更なしで物理アドレスに渡される残りのビットに分割され、ページ内のバイトをインデックスします。2 レベル ページ テーブルの場合、アドレスは、ツリーのルート レベルをインデックスするビット セット、ツリーのトップ レベルをインデックスするビット セット、ツリーのリーフ レベルをインデックスするビット セット、および変更なしで物理アドレスに渡される残りのビットに分割され、ページ内のバイトをインデックスします。フィールドのサイズは、ページ サイズによって異なります。^{[22] : 3-2–3-4} Windows NT AXP PALcode は、カーネル モードからのみアクセス可能なページ、またはユーザー モードとカーネル モードの両方からアクセス可能なページをサポートし、書き込み時のフォールト ビットもサポートします。^{[22] : 3-5}

MIPSアーキテクチャは、 TLB で 1 ～ 64 のエントリをサポートします。TLB エントリの数は、合成前の CPU 構成で構成可能です。TLB エントリはデュアルです。各 TLB エントリは、ページ マスクの一部ではない仮想アドレスの最下位ビットに応じて、仮想ページ番号 (VPN2) を 2 つのページ フレーム番号 (PFN0 または PFN1) のいずれかにマップします。このビットとページ マスク ビットは、VPN2 には格納されません。各 TLB エントリには独自のページ サイズがあり、1 KB～256 MBの 4 の倍数で任意の値にすることができます。TLB エントリの各 PFN には、キャッシュ属性、ダーティ ステータス ビット、および有効ステータス ビットがあります。VPN2 には、グローバル ステータス ビットと、グローバル ステータス ビットが 0 に設定されている場合、仮想アドレス TLB エントリの一致に関与する OS 割り当て ID があります。PFN には、ページ マスク ビットなしで物理アドレスが格納されます。

TLB 補充例外は、マップされた仮想アドレスに一致するエントリが TLB にない場合に生成されます。一致するエントリがあるが無効としてマークされている場合は、TLB 無効例外が生成されます。TLB 変更例外は、ストア命令がマップされたアドレスを参照し、一致するエントリのダーティ ステータスが設定されていない場合に生成されます。TLB 例外 (ダブル フォールト TLB 例外) の処理中に TLB 例外が発生した場合、TLB 例外は独自の例外ハンドラにディスパッチされます。

MIPS32 および MIPS32r2 は、32 ビットの仮想アドレス空間と最大 36 ビットの物理アドレス空間をサポートします。MIPS64 は、最大 64 ビットの仮想アドレス空間と最大 59 ビットの物理アドレス空間をサポートします。

オリジナルのSun-1は、Motorola 68000マイクロプロセッサをベースに構築され、1982 年に発表されたシングルボード コンピュータです。このコンピュータには、CPU で実行される複数のプロセスに対してアドレス変換、メモリ保護、メモリ共有、およびメモリ割り当てを提供するオリジナルの Sun 1 メモリ管理ユニットが含まれています。CPU からプライベート オンボード RAM、外部マルチバスメモリ、オンボードI/O、およびマルチバス I/O へのアクセスはすべて MMU を介して行われ、アドレス変換と保護は均一な方法で行われます。MMU は CPU ボード上のハードウェアに実装されています。

MMU は、コンテキスト レジスタ、セグメントマップ、およびページ マップで構成されています。CPU からの仮想アドレスは、セグメント マップによって中間アドレスに変換され、ページ マップによって物理アドレスに変換されます。ページ サイズは2 KB、セグメント サイズは32 KBで、セグメントあたり 16 ページになります。最大 16 のコンテキストを同時にマップできます。コンテキストの最大論理アドレス空間は1024 ページまたは2 MB です。 同時にマップできる最大物理アドレスも 2 MB です。

コンテキスト レジスタは、CPU がすべての変換状態情報を再ロードせずにプロセスを切り替えることができるため、マルチタスク オペレーティング システムでは重要です。4 ビットのコンテキスト レジスタは、スーパーバイザ制御下でセグメント マップの 16 セクションを切り替えることができるため、16 のコンテキストを同時にマップできます。各コンテキストには独自の仮想アドレス空間があります。異なるコンテキストのセグメント マップまたはページ マップに同じ値を書き込むことで、仮想アドレス空間とコンテキスト間通信を共有できます。セグメント マップをコンテキスト キャッシュとして扱い、古いコンテキストを最も最近使用されていない順に置き換えることで、追加のコンテキストを処理できます。

コンテキストレジスタは、ユーザー状態とスーパーバイザ状態を区別しません。割り込みとトラップはコンテキストを切り替えないため、有効な割り込みベクターはすべて、有効なスーパーバイザスタックと同様に、常にコンテキストのページ0にマップされる必要があります。^[23]

Sun -2ワークステーションも同様で、モトローラ68010マイクロプロセッサをベースに構築されており、2KBページと32KBセグメントを備えた同様のメモリ管理ユニットを備えています。コンテキストレジスタには、スーパーバイザ状態で使用される3ビットのシステムコンテキストと、ユーザー状態で使用される3ビットのユーザーコンテキストがあります。^[24]

Sun-3/80、Sun-3/460、Sun-3/470、および Sun-3/480 を除く Sun-3 ワークステーションは、Motorola 68020 をベースに構築されており、同様のメモリ管理ユニットを備えています。ページ サイズは8 KBに増加されています。(後続のモデルはMotorola 68030 をベースに構築されており、68030 のオンチップ MMU を使用しています。)

Sun -4ワークステーションは、さまざまなSPARCマイクロプロセッサをベースに構築されており、Sun-3 ワークステーションと同様のメモリ管理ユニットを備えています。

PowerPC G1、G2、G3、および G4では、ページは通常4 KB です。TLB ミスの後、標準の PowerPC MMU は 2 つの同時ルックアップを開始します。1 つのルックアップでは、必要に応じて、4 つまたは 8 つのデータ ブロック アドレス変換 (DBAT) レジスタ、または 4 つまたは 8 つの命令ブロック アドレス変換 (IBAT) レジスタのいずれかを使用してアドレスを一致させようとします。BAT レジスタは、最大256 MB のメモリの線形チャンクをマップでき、通常は OS が OS カーネル自身の使用のためにアドレス空間の大部分をマップするために使用されます。BAT ルックアップが成功すると、もう 1 つのルックアップは停止され、無視されます。

このファミリのすべてのプロセッサで直接サポートされているわけではないもう 1 つのルックアップは、いわゆる反転ページ テーブルを介して行われます。これは、TLB のハッシュされたオフチップ拡張として機能します。まず、アドレスの上位 4 ビットを使用して、16 個のセグメントレジスタの 1 つを選択します。次に、セグメント レジスタの 24 ビットがそれらの 4 ビットに置き換えられ、52 ビットのアドレスが生成されます。セグメント レジスタを使用すると、複数のプロセスが同じハッシュ テーブルを共有できます。

52 ビットのアドレスはハッシュ化され、オフチップ テーブルへのインデックスとして使用されます。そこで、8 ページのテーブル エントリのグループがスキャンされ、一致するエントリが検索されます。ハッシュの衝突が多すぎて一致するエントリがない場合は、プロセッサは少し異なるハッシュ関数を使用して再試行します。これも失敗した場合は、CPU は (MMU を無効にして) OS にトラップし、問題を解決します。OS は、新しいエントリ用のスペースを確保するために、ハッシュ テーブルからエントリを破棄する必要があります。OS は、より標準的なツリーのようなページ テーブルから、またはより低速でスペース効率が高い可能性が高いマッピングごとのデータ構造から、新しいエントリを生成する場合があります。非実行制御のサポートはセグメント レジスタにあり、256 MBの粒度になります。

この設計の主な問題は、ハッシュ関数によってキャッシュの局所性が悪くなることです。ツリーベースの設計では、隣接するページのページ テーブル エントリを隣接する場所に配置することで、この問題を回避します。PowerPC で実行されるオペレーティング システムでは、この問題を軽減するためにハッシュ テーブルのサイズを最小化できます。

また、プロセスのページ テーブル エントリを削除するのにも多少時間がかかります。OS は、セグメント値の再利用を避けてこの問題に直面するのを遅らせるか、プロセスごとのハッシュ テーブルに関連するメモリの無駄を我慢することを選択する場合があります。G1 チップはページ テーブル エントリを検索しませんが、OS がソフトウェア経由で標準ハッシュ テーブルを検索することを想定してハッシュを生成します。OS は TLB に書き込むことができます。G2、G3、および初期の G4 チップは、ハードウェアを使用してハッシュ テーブルを検索します。最新のチップでは、OS がいずれかの方法を選択できます。これをオプションにしたり、まったくサポートしないチップでは、OS はツリー ベースのページ テーブルのみを使用することを選択できます。

x86アーキテクチャは、OS コードに対しても完全なソフトウェア互換性を維持しながら、非常に長い時間をかけて進化してきました。そのため、MMU は非常に複雑で、さまざまな動作モードが可能です。ここでは、従来の80386 CPU とその後継 ( IA-32 ) の通常の動作について説明します。

CPU は主にメモリを4 KB のページに分割します。セグメント レジスタは、古い8088および80286 MMU 設計の基本ですが、最近の OS では使用されていません。ただし、アプリケーションのスレッド固有のデータまたは OS カーネルの CPU 固有のデータへのアクセスは大きな例外で、これは FS および GS セグメント レジスタを明示的に使用して行われます。すべてのメモリ アクセスには、実行されるコードに応じて選択されたセグメント レジスタが関係します。セグメント レジスタはテーブルへのインデックスとして機能し、仮想アドレスに追加されるオフセットを提供します。FS または GS を使用する場合を除き、OS はオフセットがゼロになるようにします。

オフセットが追加された後、アドレスは 32 ビットを超えないようにマスクされます。結果はツリー構造のページ テーブルを介して検索され、アドレスのビットは次のように分割されます。ツリーのブランチに 10 ビット、ブランチのリーフに 10 ビット、最下位の 12 ビットが結果に直接コピーされます。W ^X機能を備えたOpenBSD、Exec ShieldまたはPaXパッチを備えた Linux などの一部のオペレーティング システムでは、CS レジスタで指定されたコード セグメントの長さも制限され、アドレス空間の変更可能な領域でのコードの実行が禁止されることがあります。

Pentiumで導入された MMU のマイナー リビジョンでは、ツリーの最下位レベルをスキップすることで非常に大きな4 MBページが可能になりました (これにより、ページ階層の最初のレベルのインデックスに 10 ビットが残り、残りの 10+12 ビットは結果に直接コピーされます)。Pentium Proで導入された MMU のマイナー リビジョンでは、物理アドレス拡張(PAE) 機能が導入され、3 レベルのページ テーブルに 2+9+9 ビットを使用し、最下位 12 ビットが結果に直接コピーされる、36 ビットの物理アドレスが可能になりました。ツリーの最下位レベルをスキップすることで大きなページ ( 2 MB ) も使用できます (2 レベルのテーブル階層に 2+9 ビットを使用し、残りの 9+12 ビットが直接コピーされます)。さらに、ページ属性テーブルでは、 CPU 上の小さなテーブルでいくつかの上位ビットを検索することで、キャッシュ可能性を指定できるようになりました。

非実行サポートは、もともとセグメント単位でのみ提供されていたため、非常に使いにくいものでした。最近の x86 チップは、PAE モードでページ単位の非実行ビットを提供しています。上記のW^X、Exec Shield、およびPaXメカニズムは、コード セグメントの長さを設定することで、NX ビットのないマシンの x86 プロセッサでページ単位の非実行サポートをエミュレートしますが、パフォーマンスが低下し、使用可能なアドレス空間が減少します。

x86-64は x86 の 64 ビット拡張であり、 386 以降のプロセッサのほぼすべてのオペレーティング システムで使用されるフラット メモリ モデルを採用して、セグメンテーションをほぼ完全に削除します。ロング モードでは、FS セグメントと GS セグメントを除くすべてのセグメント オフセットが無視されます。4 KBページで使用する場合、ページ テーブル ツリーは 3 レベルではなく 4 レベルになります。

仮想アドレスは、未使用の 16 ビット、4 つのツリー レベルごとに 9 ビット (合計 36 ビット)、および結果に直接コピーされる最下位 12 ビットに分割されます。2 MBページの場合、ページ テーブルのレベルは 3 つだけなので、ページングに使用されるビットは合計 27 ビット、オフセットは 21 ビットです。一部の新しい CPU では、2 レベルのページングと30 ビットのオフセットを持つ1 GBページもサポートされています。 ^[25]

CPUID を使用すると、1 GBページがサポートされているかどうかを判断できます。3 つのケースすべてにおいて、上位 16ビットは 48 番目のビットと等しくする必要があります。言い換えると、下位48 ビットは上位ビットに符号拡張されます。これは、下位互換性を損なうことなく、アドレス指定可能な範囲を将来的に拡張できるようにするためです。ページ テーブルのすべてのレベルで、ページ テーブル エントリには非実行ビットが含まれます。

1961年のBurroughs B5000は、 Atlasに次いで仮想メモリをサポートした最初の商用システムであり、外部MMUを必要としません。^[26] B5000とその後継機から現在のUnisys ClearPath MCP (Libra)システムまで、MMUの2つの機能、つまり仮想メモリアドレスとメモリ保護を異なるアーキテクチャアプローチで提供しています。仮想メモリ用に設計されていないプロセッサに仮想メモリを追加するのではなく、プロセッサ/システムのコア設計に統合されているため、アドレス変換や境界チェックの機能を追加するための外部ユニットは必要なく、前例のないメモリの安全性とセキュリティが実現します。

まず、仮想メモリアドレスのマッピングでは、MMU を必要とする代わりに、マシンは記述子ベースです。^{[27] [28]} Burroughs B5000 シリーズシステムの 48 ビットメモリワードの最上位ビットは、ワードがユーザーデータであるか記述子/制御ワードであるかを示します。記述子はユーザープロセスに対して読み取り専用であり、システム (ハードウェアまたはオペレーティングシステム) によってのみ更新できます。B6x00/B7x00/B5900/A シリーズ/Unisys MCP システムのメモリワードには 48 のデータビットと 3 つのタグビット (それ以降のシステムでは 4 つのタグビット) があり、タグが奇数のワードはユーザープロセスに対して読み取り専用です。記述子のタグは 5、コードワードのタグは 3 です。

割り当てられた各メモリ ブロックには、ブロックのプロパティ (物理アドレス、サイズ、メイン メモリ内に存在するかどうか) を含むマスター記述子が与えられます。メイン メモリ内に存在する場合は、最初のアクセス時にブロックを割り当てる必要があります。アドレスがある場合は、二次ストレージ上のアドレスであり、メイン メモリにロードする必要があります。コードとデータへのすべての参照は、記述子を使用して行われます。読み取りまたは書き込みのためにブロックにアクセスする要求が行われると、ハードウェアは記述子内の存在ビット (pbit) を介してその存在を確認します。

pbit ^[29]が 1 の場合、ブロックが存在することを示します。この場合、ブロックには記述子内の物理メイン メモリ アドレスを介してアクセスできます。pbit が 0 の場合、MCP (オペレーティング システム) に対してブロックを存在させるために pbit 割り込み^[30]が生成されます。アドレス フィールドが 0 の場合、これがこのブロックへの最初のアクセスであり、割り当てられます (init (初期) pbit)。アドレス フィールドが 0 以外の場合、それは以前にロールアウトされたブロックのディスク アドレスです。つまり、ブロックはディスクからフェッチされ、pbit が 1 に設定され、物理メモリ アドレスがメモリ内のブロックを指すように更新されます。これにより、記述子は MMU システムのページ テーブル エントリと同等になりますが、記述子にはテーブルがありません。

システム パフォーマンスは、pbit 割り込みの数 (ゼロ ビットの記述子へのアクセス数) を通じて監視できます。「Init」pbit は初期割り当てまたは新しいメモリ ブロックを示しますが、「other」pbit のレベルが高い場合は、システムが仮想メモリの二次ストレージからブロックをロードする必要があったことを示します。通常の操作では、これはあまり発生しません。「other」pbit が平均以上の数発生している場合、システムがスラッシングを起こしている可能性があり、システムの過負荷を示しています。実稼働システムでは、マシンの負荷はより一定であるため、システムはスラッシングを回避するように構成または調整されます。

したがって、すべてのメモリ割り当ては完全に自動で行われ（現代のシステムの機能の1つ^[31]）、このメカニズム以外でブロックを割り当てる方法はありません。メモリブロックもpbit割り込み時に自動的に割り当てられるか破棄されるため、 mallocやdeallocなどの呼び出しはありません。また、このスキームは遅延型で、ブロックは実際に参照されるまで割り当てられません。メモリがほぼいっぱいになると、MCPはワーキングセットを調べ、圧縮を試み（システムはページングではなくセグメント化されているため）、読み取り専用セグメント（元のコピーから復元できるコードセグメントなど）の割り当てを解除し、最後の手段として、ダーティ（更新された）データセグメントをディスクにロールアウトします。

これらのシステムが MMU の機能を提供するもう 1 つの方法は、保護です。すべてのアクセスは記述子を介して行われるため、ハードウェアはすべてのアクセスが範囲内であること、および書き込みの場合はプロセスに書き込み権限があることを確認できます。MCP システムは本質的に安全であるため、このレベルのメモリ保護を提供するために MMU は必要ありません。

ブロックは、プロセス スタック内のコピー記述子を介してプロセス間で共有できます (スタックは、プロセスの実行状態を表す特別なシステム構造です)。したがって、一部のプロセスには書き込み権限があり、他のプロセスにはない場合があります。コード セグメントは読み取り専用であるため、再入可能であり、プロセス間で共有されます。コピー記述子には、マスター記述子配列内のマスター記述子のインデックスを示す 20 ビットのアドレス フィールドが含まれています。これにより、非常に効率的で安全なプロセス間通信 (IPC) メカニズムも実装されます。ブロックの状態が変わったときに更新する必要があるのはマスター記述子だけなので、ブロックは簡単に再配置できます。

もう 1 つの側面はパフォーマンスです。MMU ベースのシステムと非 MMU ベースのシステムのどちらがパフォーマンスが優れているでしょうか。MCP システムは、MMU を備えた標準ハードウェア (標準 PC など) 上に実装できます。システム実装で何らかの方法で MMU が使用されている場合でも、MCP レベルではまったくわかりません。

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