電子設計自動化

電子設計自動化（EDA ）は、電子コンピュータ支援設計（ECAD）^[1]とも呼ばれ、集積回路やプリント基板などの電子システムを設計するためのソフトウェアツールの一種です。これらのツールは、チップ設計者が半導体チップ全体を設計および解析するために使用する設計フローで連携して動作します。現代の半導体チップには数十億個の部品が含まれることがあるため、それらの設計にはEDAツールが不可欠です。この記事では、特に集積回路（IC）に関連したEDAについて説明します。

最も古い電子設計自動化は、1950年代のIBMの700シリーズコンピュータのドキュメントに記載されています。 ^[2]

EDAが開発される前は、集積回路は手作業で設計され、手作業でレイアウトされていました。^[3]一部の先進的な工場では、モノクロ露光画像を生成するガーバー フォトプロッタ用のテープを生成するために幾何学ソフトウェアを使用していましたが、それらでさえ機械的に描かれた部品のデジタル記録をコピーしていました。プロセスは基本的にグラフィックであり、電子工学からグラフィックへの変換は手作業で行われました。この時代で最も有名な会社はCalmaで、そのGDSII形式は現在でも使用されています。1970年代半ばまでに、開発者は製図に加えて回路設計を自動化し始め、最初の配置および配線ツールが開発されました。これが起こると、デザインオートメーション会議の議事録には当時の開発の大部分が掲載されました。^[3]

次の時代は、1980年にカーバー・ミードとリン・コンウェイが「 VLSIシステム入門」を出版したことに始まり、チップ設計の標準教科書と見なされました。 [ ^{4 ] [5]}その結果、設計できるチップの複雑さが増し、ロジックシミュレーションを使用する設計検証ツールへのアクセスが改善されました。チップの設計は構築前により徹底的にシミュレーションできるため、レイアウトが容易になり、正しく機能する可能性が高まりました。言語とツールは進化しましたが、テキストプログラミング言語で目的の動作を指定し、ツールで詳細な物理設計を導き出すというこの一般的なアプローチは、今日でもデジタルIC設計の基礎となっています。

最も初期のEDAツールは学術的に開発された。最も有名なツールの1つは、初期のVLSIシステムを設計するために使用されたUNIXユーティリティのセットである「Berkeley VLSI Tools Tarball」である。広く使用されていたのは、回路の複雑さを軽減するEspressoヒューリスティックロジックミニマイザ[ ^6]と、コンピュータ支援設計プラットフォームであるMagic ^{[7]であった。もう1つの重要な開発は、} MOSIS ^[8]の設立であった。MOSISは、大学と製造業者のコンソーシアムであり、実際の集積回路を製造することで学生のチップ設計者を訓練する安価な方法を開発した。基本的な概念は、信頼性が高く、低コストで、比較的ローテクノロジーのICプロセスを使用し、1枚のウェーハに多数のプロジェクトを詰め込み、各プロジェクトのチップのコピーをいくつか保存しておくというものである。協力的な製造業者は、このプログラムが自社の長期的な成長に役立つと考え、処理済みのウェーハを寄付するか、原価で販売した。

1981 年は EDA が産業として始まった年でした。長年、Hewlett-Packard、Tektronix、Intelなどの大手電子機器企業は社内で EDA に取り組んでおり、これらの企業からマネージャーや開発者が独立して EDA をビジネスとして推進し始めました。Daisy Systems、Mentor Graphics、Valid Logic Systems はすべてこの頃に設立され、総称して DMV と呼ばれていました。1981 年には、米国国防総省がハードウェア記述言語としてVHDLへの資金提供を開始しました。数年のうちに、EDA を専門とする多くの企業が存在し、それぞれが少しずつ異なる重点を置いていました。

EDA の最初の展示会は1984 年のデザイン オートメーション カンファレンスで開催され、1986 年には、もう 1 つの人気の高い高水準設計言語であるVerilogが、 Gateway Design Automationによってハードウェア記述言語として初めて導入されました。シミュレーターはすぐにこれらの導入に追随し、チップ設計と実行可能な仕様を直接シミュレーションできるようになりました。数年のうちに、ロジック合成を実行するためのバックエンドが開発されました。

現在のデジタルフローは極めてモジュール化されており、フロントエンドは標準化された設計記述を生成し、個々の技術に関係なく、セルに類似したユニットの呼び出しにコンパイルされます。セルは、特定の集積回路技術を利用してロジックやその他の電子機能を実装します。製造業者は通常、製造プロセス用のコンポーネントのライブラリと、標準のシミュレーション ツールに適合するシミュレーション モデルを提供します。

アナログ回路のほとんどは、依然として手作業で設計されており、アナログ設計特有の専門知識（コンセプトのマッチングなど）が必要です。^[9]そのため、アナログEDAツールはモジュール性が低く、より多くの機能が必要であり、それらの相互作用が強く、コンポーネントが一般的に理想的ではありません。

エレクトロニクス向け EDA は、半導体技術の継続的なスケーリングにより、その重要性が急速に高まっています。^[10]ユーザーの中には、半導体製造施設 (「ファブ」) を運営するファウンドリオペレーターや、EDA ソフトウェアを使用して製造準備状況を評価する技術設計サービス会社を利用する責任者などがいます。EDA ツールは、 FPGAやフィールド プログラマブル ゲート アレイ (カスタマイズ可能な集積回路設計) に設計機能をプログラミングするためにも使用されます。

設計フローは主に、次のようないくつかの主要コンポーネントによって特徴付けられます。

• 高レベル合成(動作合成またはアルゴリズム合成とも呼ばれる) - 高レベル設計記述 (C/C++ など) は、レジスタ間の相互作用を利用して回路を表現するRTLまたはレジスタ転送レベルに変換されます。
• 論理合成- RTL設計記述 (Verilog または VHDL で記述されたものなど) を個別のネットリストまたは論理ゲートの表現に変換します。
• 回路図キャプチャ– 標準セルのデジタル、アナログ、RF のようなキャプチャには、Cadence の Orcad の CIS と Proteus の ISIS を使用します。^{[説明が必要]}
• レイアウト– 通常は回路図に基づくレイアウト、たとえばCadenceのOrcadのレイアウト、ProteusのARESなど

• トランジスタ シミュレーション- デバイス レベルで正確な、回路図/レイアウトの動作の低レベルのトランジスタ シミュレーション。
• ロジック シミュレーション-ブール レベルで正確な、RTLまたはゲート ネットリストのデジタル (ブール0/1) 動作のデジタル シミュレーション。
• 動作シミュレーション - サイクルレベルまたはインターフェースレベルで正確な、設計のアーキテクチャ操作の高レベルシミュレーション。
• ハードウェア エミュレーション– 提案された設計のロジックをエミュレートするために、特別な目的のハードウェアを使用します。構築されていないチップの代わりにシステムに接続できる場合があり、これをインサーキット エミュレーションと呼びます。
• テクノロジーCADは、基礎となるプロセステクノロジーをシミュレートおよび分析します。デバイスの電気的特性は、デバイスの物理特性から直接導き出されます。

• 機能検証：ロジック設計が仕様と一致し、タスクが正しく実行されることを確認します。シミュレーション、エミュレーション、プロトタイプによる動的機能検証が含まれます。^[11]
• RTLリンティングは、構文、セマンティクス、スタイルなどのコーディングルールに準拠しているかどうかをチェックします。^[12]
• クロック ドメイン クロッシング検証(CDC チェック):リンティングに似ていますが、これらのチェック/ツールは、設計で複数のクロック ドメインを使用することによるデータ損失やメタ安定性などの潜在的な問題の検出と報告に特化しています。
• 形式検証、モデル検査とも呼ばれる、数学的手法によって、システムが特定の望ましい特性を持ち、望ましくない影響 (デッドロックなど) が発生しないことを証明しようとする試み。
• 等価性チェック: チップのRTL記述と合成ゲートネットリスト間のアルゴリズム比較により、論理レベルでの機能的等価性を保証します。
• 静的タイミング解析: 入力に依存しない方法で回路のタイミングを解析し、すべての可能な入力に対して最悪のケースを見つけます。
• レイアウト抽出: 提案されたレイアウトから始めて、すべてのワイヤとデバイスの (おおよその) 電気特性を計算します。完成したチップのパフォーマンスを推定するために、上記の静的タイミング解析と組み合わせて使用​​されることがよくあります。
• 電磁場ソルバー、または単にフィールド ソルバーは、IC および PCB 設計で重要なケースについて、マクスウェル方程式を直接解きます。上記のレイアウト抽出よりも遅いですが、より正確であることで知られています。
• 物理検証（PV）：設計が物理的に製造可能かどうか、また結果として得られるチップに機能を妨げる物理的な欠陥がなく、元の仕様を満たすかどうかを確認します。

• マスク データ準備(MDP) -チップを物理的に製造するために使用される 実際のリソグラフィ フォトマスクの生成。
  • チップ仕上げには、レイアウトの製造性を向上させるためのカスタム指定と構造が含まれます。後者の例としては、シールリングとフィラー構造があります。 ^[13]
  • テスト パターンとアライメント マークを使用してレチクル レイアウトを作成します。
  • レイアウトからマスクへの準備では、解像度向上技術(RET)などのグラフィック操作を使用してレイアウト データを強化します。これは、最終的なフォトマスクの品質を向上させる方法です。これには、光近接効果補正 (OPC) または逆リソグラフィ技術(ILT)も含まれます。これは、後でこのマスクを使用してチップを製造するときに発生する回折および干渉効果を事前に補正するものです。
  • マスク生成– 階層設計からフラットマスクイメージを生成します。
  • 自動テスト パターン生成(ATPG) – できるだけ多くのロジック ゲートやその他のコンポーネントを実行するために、パターン データを体系的に生成します。
  • ビルトインセルフテストまたはBIST – 設計内のロジックまたはメモリ構造を自動的にテストするための自己完結型テストコントローラのインストール

• 機能安全分析、時間内故障率 (FIT)の体系的な計算、および設計の診断カバレッジ メトリックにより、必要な安全完全性レベルのコンプライアンス要件を満たします。
• 機能安全合成では、構造化要素 (モジュール、RAM、ROM、レジスタ ファイル、FIFO) に信頼性強化を追加して、障害検出/フォールト トレランスを改善します。これには、エラー検出および/または訂正コード (ハミング) の追加、障害検出およびフォールト トレランス (重複/三重) の冗長ロジック、およびプロトコル チェック (インターフェイス パリティ、アドレス アライメント、ビート カウント) が含まれます (これらに限定されません)。
• 機能安全検証、障害キャンペーンの実行（設計への障害の挿入、および安全メカニズムがカバーされているとみなされる障害に対して適切な方法で反応するかどうかの検証を含む）。

2023年3月時点の時価総額と社名：

• 578.7億ドル^[14] –シノプシス
• 566.8億ドル^[15] –ケイデンス・デザイン・システムズ
• 249.8億ドル^[16] –アンシス
• 48 億 8,000 万オーストラリアドル^[17] – Altium
• 772.5億円^[18] –図研

2011年12月現在の時価総額と社名^{[アップデート]}：^[19]

• 23.3億ドル –メンターグラフィックス;シーメンスは2017年にメンターを買収し、2021年にシーメンスEDAに改名しました^{[20] [21]}
• 5億700万ドル –マグマ・デザイン・オートメーション; シノプシスは2012年2月にマグマを買収した^{[22] [23]}
• 64.4億台湾ドル – SpringSoft ; Synopsysは2012年8月にSpringSoftを買収した

多くのEDA企業は、自社のコアビジネスに適応できるソフトウェアやその他の技術を持つ中小企業を買収しています。^{[24]市場リーダーのほとんどは、多くの中小企業の合併によって成り立っています。この傾向は、ソフトウェア企業が、}デジタル回路に関する大手ベンダーのプログラムスイートに自然にフィットするアクセサリとしてツールを設計する傾向によって促進されています。多くの新しいツールには、アナログ設計と混合システムが組み込まれています。^{[25]これは、}電子システム全体を1つのチップにまとめる傾向によって起こっています。

• 設計自動化カンファレンス
• コンピュータ支援設計に関する国際会議
• ヨーロッパにおける設計自動化とテスト
• アジア・南太平洋設計自動化会議
• VLSI技術と回路に関するシンポジウム

ウィキメディア・コモンズには、電子設計自動化に関連するメディアがあります。

• コンピュータ支援設計(CAD)
• 回路設計
• EDAデータベース
• 電子設計自動化の基礎とトレンド
• サインオフ（電子設計自動化）
• EDAソフトウェアの比較
• プラットフォームベースの設計
• シリコンコンパイラ

注記