Penryn (マイクロアーキテクチャ)

Intel のTick-Tockサイクルでは、2007/2008 年の「Tick」は Core マイクロアーキテクチャを CPUID モデル 23 として 45 ナノメートルに縮小したものでした。Core 2 プロセッサでは、Penryn (Socket P)、Wolfdale (LGA 775)、Yorkfield (MCM、LGA 775) というコード名で使用され、その一部は Celeron、Pentium、Xeon プロセッサとしても販売されています。Xeon ブランドでは、 2 つまたは 4 つのアクティブな Wolfdale コアを備えた LGA 771 ベースの MCM にWolfdale-DPおよびHarpertown というコード名が使用されています。

65ナノメートルCore 2 CPUに対するアーキテクチャ上の改善点には、レイテンシが短縮された新しい除算器、新しいシャッフルエンジン、およびSSE4.1命令（その一部は新しいシングルサイクルシャッフルエンジンによって有効化されます）が含まれます。^[1]

チップあたりの最大 L2 キャッシュ サイズは 4 MB から 6 MB に増加し、L2 の連想性は 16 ウェイから 24 ウェイに増加しました。3 MB L2 の縮小版も存在し、それぞれ Penryn-3M、Wolfdale-3M、Yorkfield-6M と呼ばれています。ここで Penryn-L として記載されている Penryn のシングル コア バージョンは、Merom-L のような別のモデルではなく、アクティブなコアが 1 つだけの Penryn-3M モデルのバージョンです。

Core マイクロアーキテクチャのプロセッサは、コア数、キャッシュ サイズ、ソケットによって分類できます。これらの組み合わせにはそれぞれ、多数のブランドで使用されている固有のコード名と製品コードがあります。たとえば、製品コード 80557 のコード名「Allendale」は、2 つのコア、2 MB の L2 キャッシュを持ち、デスクトップ ソケット 775 を使用しますが、Celeron、Pentium、Core 2、Xeon として販売されており、それぞれ異なる機能セットが有効になっています。ほとんどのモバイル プロセッサとデスクトップ プロセッサには、L2 キャッシュのサイズが異なる 2 つのバリエーションがありますが、製造時に部品を無効にすることで、製品内の L2 キャッシュの具体的な量を減らすこともできます。Wolfdale-DP と Dunnington QC を除くすべてのクアッドコア プロセッサは、2 つのダイを組み合わせたマルチチップ モジュールです。65 nm プロセッサの場合、異なるダイを持つプロセッサで同じ製品コードを共有できますが、どのダイが使用されているかに関する具体的な情報はステッピングから取得できます。

モデル 23 (cpuid 01067xh) では、Intel はフル (6 MB) および縮小 (3 MB) L2 キャッシュのステッピングを同時に販売し、それらに同一の cpuid 値を与えました。すべてのステッピングには新しいSSE4.1命令があります。ステッピング C1/M1 は、クアッド コア プロセッサ専用の C0/M0 のバグ修正バージョンであり、クアッド コア プロセッサでのみ使用されます。ステッピング E0/R0 は、2 つの新しい命令 (XSAVE/XRSTOR) を追加し、以前のすべてのステッピングを置き換えます。

モバイル プロセッサでは、ステッピング C0/M0 は Intel Mobile 965 Express ( Santa Rosa refresh ) プラットフォームでのみ使用されますが、ステッピング E0/R0 は、それ以降の Intel Mobile 4 Express ( Montevina ) プラットフォームをサポートします。

モデル29ステッピングA1（CPUID 106d1h）は、L3キャッシュと通常の2つのコアの代わりに6つのコアを追加し、ダイサイズが503 mm ²と異常に大きくなります。^[2] 2008年2月現在、これは非常にハイエンドのXeon 7400シリーズ（Dunnington）にのみ採用されています。

• x86 アーキテクチャ
• Intel CPU マイクロアーキテクチャの一覧
• ティックトックモデル