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AIアクセラレータ、ディープラーニングプロセッサ、またはニューラルプロセッシングユニット（NPU）は、人工ニューラルネットワークやコンピュータビジョンなどの人工知能や機械学習のアプリケーションを高速化するために設計された特殊なハードウェアアクセラレータ[1]またはコンピュータシステム[2] [3]の一種です。典型的なアプリケーションには、ロボット工学、モノのインターネット、その他のデータ集約型またはセンサー駆動型のタスクのアルゴリズムが含まれます。 [4]これらは多くの場合、メニーコア設計であり、一般に低精度演算、新しいデータフローアーキテクチャ、またはインメモリコンピューティング機能に重点を置いています。2024年の時点で、一般的なAI集積回路チップには数百億個のMOSFETが含まれています。[5][アップデート]
AIアクセラレータは、AppleのiPhoneやHuaweiの携帯電話などのモバイルデバイス[6]や、Intelのラップトップ[7] 、 AMDのラップトップ[8]、Apple Silicon Macなどのパーソナルコンピュータで使用されています。[9]アクセラレータは、Google Cloud Platformのテンソルプロセッシングユニット（TPU）[10]やAmazon Web ServicesのTrainiumおよびInferentiaチップなど、クラウドコンピューティングサーバーで使用されています。[11]このカテゴリのデバイスにはベンダー固有の用語が多数存在し、主流の設計のない新興技術です。
NvidiaやAMDなどの企業が設計したグラフィックスプロセッシングユニットには、AI専用のハードウェアが含まれていることが多く、トレーニングと推論の両方でAIアクセラレータとしてよく使用されます。[12]
歴史
コンピュータ システムでは、 CPU をコプロセッサと呼ばれる特殊なタスク用の専用アクセラレータで補完することがよくあります。注目すべきアプリケーション固有の ハードウェア ユニットには、グラフィックス用のビデオ カード、サウンド カード、グラフィックス プロセッシング ユニット、デジタル信号プロセッサなどがあります。2010年代にディープラーニングと人工知能のワークロードが注目されるようになったため、これらのタスクを高速化するために、専用のハードウェア ユニットが開発されるか、既存の製品を改造するようになりました。
初期の試み
最初の試みとしては、IntelのETANN 80170NXのように、神経機能を計算するためにアナログ回路が組み込まれました。[13]
その後、Nestor/Intel Ni1000のような全デジタルチップが登場しました。1993年には、デジタル信号プロセッサがニューラルネットワークアクセラレータとして使用され、光学文字認識ソフトウェアの高速化に使用されました。[14]
1988年までに、Wei Zhangらはアルファベット認識のための畳み込みニューラルネットワークの高速光学実装について議論した。[15] [16]
1990年代には、ニューラルネットワークシミュレーションを含むさまざまなアプリケーションを対象としたワークステーション用の並列高スループットシステムを作成する試みもありました。[17] [18]
FPGAベースのアクセラレータも1990年代に推論とトレーニングの両方で初めて研究されました。[19] [20]
2014年、Chenらは、特にディープニューラルネットワークを高速化するために、 DianNao（中国語で「電気脳」） [21]を提案しました。DianNaoは、3.02 mm 2のフットプリントと485 mWで、ディープニューラルネットワークの主要な操作のピークパフォーマンス452 Gop/sを提供します。その後、後継機（DaDianNao、[22] ShiDianNao、[23] PuDianNao [24]）が同じグループによって提案され、DianNaoファミリー[25]を形成しました。
スマートフォンは2015年にクアルコムのSnapdragon 820からAIアクセラレータを搭載し始めました。[26] [27]
異機種コンピューティング
ヘテロジニアスコンピューティングは、単一のシステムまたは単一のチップに、それぞれ特定の種類のタスクに最適化された多くの専用プロセッサを組み込んでいます。Cellマイクロプロセッサ[28]などのアーキテクチャは、パックされた低精度演算のサポート、データフローアーキテクチャ、レイテンシよりもスループットを優先するなど、AIアクセラレータと大幅に重複する機能を備えています。Cellマイクロプロセッサは、AIを含む多くのタスクに適用されています[29] [30] [31]。[32] [33] [34]
2000年代には、ビデオやゲームのワークロードによってCPUのSIMDユニットの幅が広がり、パックされた低精度のデータ型もサポートされるようになりました。[35] CPUの性能が向上したため、AIワークロードの実行にも使用されています。CPUは、小規模または中規模の並列処理を備えたDNN、スパースDNN、および低バッチサイズのシナリオ に優れています。
GPUの使用
グラフィックス・プロセッシング・ユニット（GPU）は、画像の操作と局所的な画像特性の計算に特化したハードウェアです。ニューラルネットワークと画像操作の数学的基礎は似ており、行列を伴う非常に並列的なタスクであるため、GPUは機械学習タスクにますます使用されるようになっています。[36] [37]
2012年、アレックス・クリジェフスキーは2つのGPUを採用してディープラーニングネットワーク、つまりAlexNetをトレーニングし、[38] ISLVRC-2012コンペティションで優勝しました。2010年代には、NvidiaなどのGPUメーカーがハードウェア（INT8演算子など）とソフトウェア（cuDNNライブラリなど）の両方でディープラーニング関連の機能を追加しました。
2010年代を通じて、GPUは、自動運転車などのデバイスのトレーニングと推論の両方において、ディープラーニングを促進する方向に進化し続けました。[39] [40] Nvidia NVLinkなどのGPU開発者は、AIが恩恵を受けるデータフローワークロードの種類のための追加の接続機能を開発しています。GPUがAIアクセラレーションにますます適用されるにつれて、GPUメーカーはニューラルネットワーク専用のハードウェアを組み込んで、これらのタスクをさらに加速してきました。[41] [42] Tensorコアは、ニューラルネットワークのトレーニングを高速化することを目的としています。[42]
GPUは大規模なAIアプリケーションで引き続き使用されています。例えば、オークリッジ国立研究所向けのIBM製スーパーコンピュータ「Summit 」 [43]には、ディープラーニングアルゴリズムの高速化に使用できるNvidia Tesla V100カードが27,648枚搭載されています。
FPGAの使用
ディープラーニングフレームワークは進化を続けており、カスタムハードウェアの設計は困難です。フィールドプログラマブルゲートアレイ（FPGA）などの再構成可能なデバイスにより、ハードウェア、フレームワーク、ソフトウェアを並行して進化させることが容易になります。[44] [19] [20] [45]
マイクロソフトはFPGAチップを使用して、リアルタイムのディープラーニングサービスの推論を高速化しました。[46]
NPUの使用
ニューラル プロセッシング ユニット (NPU) は、もう 1 つのよりネイティブなアプローチです。2017 年以降、いくつかの CPU と SoC にはオンダイ NPU が搭載されています。たとえば、Intel Meteor Lake、Apple A11などです。
専用AIアクセラレータASICの登場
GPU と FPGA は AI 関連のタスクでは CPU よりもはるかに優れたパフォーマンスを発揮しますが、特定用途向け集積回路(ASIC)を使用したより具体的な設計により、最大 10 倍の効率[47] [ 48]が得られる場合があります。 [49]これらのアクセラレータは、最適化されたメモリ使用[出典が必要]や、低精度演算の使用などの戦略を採用して計算を高速化し、計算スループットを向上させます。 [50] [51] AI アクセラレーションに使用される低精度浮動小数点形式には、半精度とbfloat16 浮動小数点形式があります。[52] [53] Cerebras Systems は、業界最大のプロセッサである第 2 世代 Wafer Scale Engine (WSE-2) をベースにした専用の AI アクセラレータを構築し、ディープラーニングのワークロードをサポートしています。[54] [55]
進行中の研究
インメモリコンピューティングアーキテクチャ
2017年6月、IBMの研究者らは、フォン・ノイマン・アーキテクチャとは対照的なアーキテクチャを発表した。このアーキテクチャは、インメモリ・コンピューティングと相変化メモリアレイをベースとし、時間相関検出に適用したものである。このアプローチを異種コンピューティングと超並列システムに一般化することを目的としている。[56] 2018年10月、IBMの研究者らは、インメモリ処理をベースとし、人間の脳のシナプスネットワークをモデルにした、ディープ・ニューラル・ネットワークを高速化するアーキテクチャを発表した。[57]このシステムは相変化メモリアレイをベースにしている。[58]
アナログ抵抗メモリによるインメモリコンピューティング
2019年、ミラノ工科大学の研究者らは、1回の演算で数十ナノ秒で線形方程式系を解く方法を発見した。彼らのアルゴリズムは、オームの法則とキルヒホッフの法則を用いて行列ベクトル乗算を1ステップで行うことで、時間とエネルギー効率の高いアナログ抵抗メモリを使用したインメモリコンピューティングに基づいている。研究者らは、クロスポイント抵抗メモリを備えたフィードバック回路により、線形方程式系、行列固有ベクトル、微分方程式などの代数問題を1ステップで解くことができることを実証した。このようなアプローチは、デジタルアルゴリズムと比較して計算時間を大幅に改善する。[59]
原子レベルの薄さの半導体
2020年、マレガらは、浮遊ゲート 電界効果トランジスタ（FGFET）に基づくロジックインメモリデバイスと回路を開発するための大面積アクティブチャネル材料の実験を発表しました。[60]このような原子レベルの薄さの半導体は、同じ基本的なデバイス構造が論理演算とデータストレージの両方に使用されるエネルギー効率の高い機械学習アプリケーションに有望であると考えられています。著者らは、半導体二硫化モリブデンなどの2次元材料を使用して、メモリ要素で論理演算を実行できるビルディングブロックとしてFGFETを正確に調整しました。[60]
統合フォトニックテンソルコア
1988年、Wei Zhangらはアルファベット認識のための畳み込みニューラルネットワークの高速光学実装について議論した。 [15] [16] 2021年、J. Feldmannらは並列畳み込み処理のための統合フォトニック ハードウェアアクセラレータを提案した。 [61]著者らは、電子的な同等物に対する統合フォトニクスの2つの重要な利点を特定している。(1)周波数コムと組み合わせた波長分割多重化による超並列データ転送、および(2)非常に高いデータ変調速度である。[61]彼らのシステムは1秒間に数兆回の乗算累算演算を実行でき、データ量の多いAIアプリケーションにおける統合フォトニクスの可能性を示している。[61]人工ニューラルネットワークのバックプロパゲーションも実行できる光プロセッサが実験的に開発されている。[62]
命名法
2016 年現在、この分野はまだ流動的であり、ベンダーは、自社の設計とAPI が主流の設計になることを期待して、「AI アクセラレータ」に相当する独自のマーケティング用語を推進しています。これらのデバイスの境界や、それらが採用する正確な形式についてはコンセンサスがありませんが、いくつかの例は明らかにこの新しい領域を埋めることを目指しており、機能がかなり重複しています。
過去に消費者向けグラフィックアクセラレータが登場したとき、業界では最終的にNvidiaが自ら割り当てた用語「GPU」[63]を 「グラフィックアクセラレータ」の総称として採用しました。これは、Direct3Dによって提示されたモデルを実装する全体的なパイプラインに落ち着くまで、さまざまな形をとっていました[説明が必要]。
Intel Meteor Lakeプロセッサの全モデルには、コンピュータビジョンとディープラーニングの推論を加速するための多用途プロセッサユニット（VPU）が組み込まれています。[64]
ディープラーニングプロセッサ（DLP）
DianNao Familyの先駆的な研究に触発され、高効率のためにディープニューラルネットワークの特徴を活用するように最適化された設計を持つ多くのDLPが学界と産業界の両方で提案されています。ISCA 2016では、採択された論文の3つのセッション（15％）がディープラーニングに関するアーキテクチャ設計に焦点を当てていました。そのような取り組みとしては、学界ではEyeriss（MIT）[65] 、 EIE（スタンフォード）[66] 、 Minerva（ハーバード）[67]、Stripes （トロント大学）、産業界ではTPU（Google）[69]、MLU（Cambricon ） [70]などがあります。表1にいくつかの代表的な研究を示しました。
デジタルDLP
DLP アーキテクチャの主要コンポーネントには通常、計算コンポーネント、オンチップ メモリ階層、およびデータ通信と計算フローを管理する制御ロジックが含まれます。
計算コンポーネントに関しては、ディープラーニングのほとんどの操作はベクトル操作に集約できるため、デジタルDLPで計算コンポーネントを構築する最も一般的な方法は、ベクトルMAC [21] [22] [24]またはスカラーMAC [69] [ 23]のいずれかを使用したMACベース（乗算器累積）構成です。[65]一般的な処理デバイスのSIMDやSIMTではなく、ディープラーニングドメイン固有の並列処理は、これらのMACベースの構成でより適切に調査されます。 メモリ階層に関しては、ディープラーニングアルゴリズムは計算コンポーネントに十分なデータを提供するために高い帯域幅を必要とするため、DLPは通常、比較的大きなサイズ（数十キロバイトまたは数メガバイト）のオンチップバッファを採用しますが、メモリ帯域幅の負担を軽減するために専用のオンチップデータ再利用戦略とデータ交換戦略を採用しています。例えば、16 16インチ ベクトル MAC である DianNao では、16 × 16 × 2 = 512 16 ビット データ、つまり、計算コンポーネントとバッファー間の帯域幅要件がほぼ 1024 GB/s になります。オンチップ再利用により、このような帯域幅要件は大幅に削減されます。[21]一般的な処理デバイスで広く使用されているキャッシュの代わりに、DLP は常にスクラッチパッド メモリを使用します。これは、ディープラーニング アルゴリズムの比較的規則的なデータ アクセス パターンを活用することで、より高いデータ再利用の機会を提供できるためです。制御ロジックに関しては、ディープラーニング アルゴリズムが劇的なスピードで進化し続けるため、DLP は専用の ISA (命令セット アーキテクチャ) を活用して、ディープラーニング ドメインを柔軟にサポートし始めています。当初、DianNao は、各命令で DNN のレイヤーを終了できる VLIW スタイルの命令セットを使用していました。Cambricon [75]は、10 を超える異なるディープラーニング アルゴリズムをサポートできる最初のディープラーニング ドメイン固有の ISA を導入しました。 TPU は、CISC スタイルの ISA から 5 つの主要な命令も公開します。
ハイブリッド DLP
ハイブリッド DLP は、その高い効率性から、DNN 推論およびトレーニングの高速化のために登場しました。メモリ内処理 (PIM) アーキテクチャは、ハイブリッド DLP の最も重要なタイプの 1 つです。PIM の主要な設計コンセプトは、コンピューティングとメモリのギャップを次の方法で埋めることです。1) メモリ セル、コントローラー、またはメモリ チップに計算コンポーネントを移動して、メモリ ウォールの問題を軽減します。[72] [76] [77]このようなアーキテクチャは、データ パスを大幅に短縮し、はるかに高い内部帯域幅を活用するため、魅力的なパフォーマンスの向上をもたらします。2) 計算デバイスを採用して、高効率の DNN エンジンを構築します。2013 年、HP ラボは、コンピューティングに ReRAM クロスバー構造を採用する驚くべき機能を実証しました。[78]この研究に触発されて、ReRAM、 [71] [79] [80] [72]相変化メモリ、[76] [81] [82]など に基づく新しいアーキテクチャとシステム設計を調査するための膨大な研究が提案されています。
ベンチマーク
MLPerfなどのベンチマークは、AIアクセラレータの性能を評価するために使用できます。[83]表2に、AIアクセラレータのいくつかの典型的なベンチマークを示します。
潜在的な用途
- 農業ロボット、例えば除草剤を使わない雑草駆除など。[84]
- 自動運転車：NvidiaはDrive PXシリーズボードをこの用途にターゲットとしています。[85]
- コンピュータ支援診断
- 産業用ロボットは、さまざまな状況への適応性を追加することで、自動化できるタスクの範囲を拡大します。
- 機械翻訳
- 軍用ロボット
- 自然言語処理
- 検索エンジン、データセンターのエネルギー効率の向上、ますます高度なクエリを使用する能力。
- 無人航空機、例えばナビゲーションシステム、例えばMovidius Myriad 2は自律型ドローンの誘導に成功していることが実証されている。[86]
- 音声ユーザーインターフェース（例えば携帯電話など）はQualcomm Zerothのターゲットです。[87]
参照
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外部リンク
- Nvidia が次世代プラットフォーム Pascal.htm でアクセラレータをフル稼働
- Eyeriss プロジェクト、MIT
- https://alphaics.ai/