パワー1

POWER1はIBMが開発、製造したマルチチップ CPU で、 POWER命令セット アーキテクチャ(ISA)を実装しています。当初はRISC System/6000 CPUまたは、省略形でRS/6000 CPUと呼ばれていましたが、後継機の導入に伴い、新しい設計と区別するために、元の名前を後継機と同じ命名方式 (POWER n ) に変更する必要が生じました。

POWER1 は、20、25、または 30 MHzのクロック周波数の POWER1 を搭載したIBM RS/6000 POWERserverサーバーおよび POWERstationワークステーションの導入とともに 1990 年に発表されました。POWER1 は 1991 年に POWER1+ の導入で、1992 年に POWER1++ の導入で、2 回のアップグレードを受けました。これらのアップグレード バージョンは、半導体プロセスの改良により、オリジナルの POWER1 よりもクロック周波数が高くなりました。POWER1+ は、オリジナルの POWER1 よりもわずかに高い 25、33、41 MHz のクロック周波数で動作し、POWER1++ ではマイクロアーキテクチャが最高周波数の 25、33、41.6、45、50、62.5 MHz にまで引き上げられました。 1993 年 9 月、POWER1 とその派生製品に代わり、POWER1 マイクロアーキテクチャの進化版であるPOWER2 (略して「RIOS2」と呼ばれる) が登場しました。

POWER1 の直接的な派生製品には、エントリーレベルの RS/6000 システム向けに機能を縮小したシングルチップ バリアントである RISC シングルチップ(RSC) と、宇宙アプリケーション向けに RSC の耐放射線バリアントであるRAD6000があります。POWER1 の間接的な派生製品は、消費者向けアプリケーション向けに RSC の機能を縮小したバリアントであるPowerPC 601です。

POWER1 は、IBM およびコンピューティング全般にとって数々の初の成果を収めた点で注目に値します。POWER1 は、IBM 初のハイエンド アプリケーション向けRISCプロセッサであり ( ROMP は商業的には失敗とみなされ、ハイエンド ワークステーションでは使用されませんでした)、当時の新製品であった POWER 命令セット アーキテクチャを初めて実装したプロセッサであり、IBM 初の成功した RISC プロセッサでした。コンピューティングの分野では、POWER1 は、レジスタ名の変更とアウトオブオーダー実行の形式を初めて実装した CPU として知られています。この技術はスーパースカラープロセッサのパフォーマンスを向上させますが、以前はメインフレーム専用でした。

POWER1 は、その後に続いた POWER、PowerPC、Power ISAプロセッサの非常に成功したファミリの原点であり、数百種類の異なる実装が実現されました。

オープンソースのGCCコンパイラは、4.5リリースでPOWER1（RIOS）とPOWER2（RIOS2）のサポートを削除しました。^[1]

POWER1 は、32 ビットの双方向スーパースカラー CPUです。固定小数点ユニット(FXU)、分岐ユニット(BPU)、浮動小数点ユニット(FPU) の 3 つの主要な実行ユニットが含まれています。POWER1 は 32 ビットの物理アドレスを持つ 32 ビット CPU ですが、仮想アドレスの長さは 52 ビットです。より大きな仮想アドレス空間が選択された理由は、アプリケーションのパフォーマンスに有利であり、各アプリケーションに 4 GB の大きなアドレス範囲を持たせることができるためです。

POWER1 は、命令キャッシュとデータ キャッシュが別々に備わったハーバード スタイルのキャッシュ階層を使用するビッグ エンディアンCPUです。IBM では「I キャッシュ」と呼ばれる命令キャッシュは、サイズが 8 KB で、 2 ウェイ セット アソシエティブで、ライン サイズは 64 バイトです。I キャッシュは ICU チップ上にあります。IBM では「D キャッシュ」と呼ばれるデータ キャッシュは、RIOS.9 構成ではサイズが 32 KB、RIOS-1 構成ではサイズが 64 KB です。D キャッシュは、ライン サイズが 128 バイトの 4 ウェイ セット アソシエティブです。D キャッシュはストアバック方式を採用しており、保存するデータはメモリではなくキャッシュに書き込まれるため、メモリへの書き込み回数が減ります。ストアバック方式は、CPU がメモリへのアクセスを独占するのを防ぐために使用されます。

POWER1 はハイエンドの設計であったが、マルチプロセッシングができなかったため、パフォーマンスを向上させる唯一の方法はCPU のクロックを上げることであったが、このような大規模なマルチチップ設計ではそれが困難であったため不利であった。IBM はクラスタリングを使用して POWER1 システムのこの不利を克服し、マルチプロセッシング システムであるかのように効果的に機能できるようにした。この概念は、POWER1 に基づくSP1 スーパーコンピュータの人気によって証明された。POWER1 は POWER2 およびP2SCマイクロプロセッサの基盤であったため、マルチプロセッシングの欠如はこれらの後の POWER プロセッサに引き継がれた。マルチプロセッシングは、1998 年にPOWER3が導入されるまでサポートされなかった。

POWER1 は、バスで相互に接続された個別のチップから構築されたマルチチップ CPU です。POWER1 は、命令キャッシュユニット (ICU)、固定小数点ユニット(FXU)、浮動小数点ユニット(FPU)、複数のデータ キャッシュユニット ( DCU )、ストレージ コントロールユニット (SCU)、およびI/Oユニットで構成されています。モジュール設計のため、IBM は DCU の数を変えるだけで、 RIOS-1とRIOS.9の 2 つの構成を作成することができました。RIOS-1 構成には、意図された数である 4 つの DCU があり、最大 40 MHz でクロックされましたが、RIOS.9 CPU には 2 つの DCU があり、より低い周波数でクロックされました。

チップは、スルーホール技術を使用して、プリント回路基板(PCB) である「CPU プレーナ」に取り付けられます。幅の広いバスを持つチップの数が多いため、PCB には配線用のプレーンが 8 つあり、そのうち 4 つは電源とグランド用、4 つは信号用です。ボードの両側に 2 つの信号プレーンがあり、中央には 4 つの電源プレーンとグランドプレーンがあります。

POWER1 を構成するチップは、3 層の相互接続を備えた1.0 μm CMOSプロセスで製造されています。チップは、最大 300 ピンを持ち、各チップの最大放熱量が 4 Wのセラミック ピン グリッド アレイ(CPGA) パッケージに収められています。POWER1 に搭載されているトランジスタの総数は、RIOS-1 構成の場合、690 万個で、ロジック用に 204 万個、メモリ用に 486 万個です。すべてのチップを合わせたダイ面積は 1,284 mm ²です。信号ピンの総数は 1,464 です。

ICU には、IBM が「I キャッシュ」と呼ぶ命令キャッシュと分岐処理装置(BPU) が含まれています。BPU には、プログラム カウンタ、条件コード レジスタ、およびループ レジスタが含まれています。ICU には 75 万個のトランジスタが含まれており、そのうち 20 万個はロジックに、55 万個はSRAMに使用されています。ICUダイのサイズは約 160 mm ² (12.7 × 12.7 mm) です。

BPU は、プログラム フロー制御命令の実行中に、固定小数点命令キューと浮動小数点命令キューに複数の命令をディスパッチすることができました (最大 4 つまで同時に、順序どおりにディスパッチできます)。分岐命令の予測ビットを使用することで、投機的分岐もサポートされ、分岐が行われなかった場合は、結果が保存される前に破棄されます。分岐が行われた場合は、代替命令がバッファリングされて破棄されます。その結果、サブルーチン呼び出しと割り込みは、分岐ペナルティを被ることなく処理されます。

条件コード レジスタには 8 つのフィールド セットがあり、最初の 2 つは固定小数点命令と浮動小数点命令用に予約されており、7 番目はベクトル命令用に予約されています。残りのフィールドは他の命令で使用できます。ループ レジスタは、分岐ペナルティのない「デクリメントしてゼロで分岐する」ループのカウンターであり、 TMS320C30 などの 一部のDSPに見られる機能に似ています。

FXU は、すべての固定小数点命令と浮動小数点ロードおよびストア命令のデコードと実行を担当します。実行のために、FXU には POWER1 の固定小数点レジスタ ファイル、一般命令用の算術論理ユニット (ALU)、および専用の固定小数点乗算および除算ユニットが含まれています。また、ICU から固定小数点命令と浮動小数点命令の両方を受信し、浮動小数点命令を FPU に渡す命令バッファと、アドレス変換用の 128 エントリの双方向セット アソシエイティブ D- TLB も含まれています。FXU には約 50 万個のトランジスタが含まれており、そのうち 25 万個がロジックに、25 万個がメモリに使用され、ダイのサイズは約 160 mm ²です。

POWER1 の浮動小数点ユニットは、ICU によって発行された浮動小数点命令を実行します。FPU はパイプライン化されており、単精度(32 ビット) および倍精度(64 ビット) 命令を実行できます。乗算加算命令を実行できるため、POWER1 の浮動小数点パフォーマンスが向上しています。ほとんどのプロセッサでは、技術的および科学的浮動小数点コードで一般的な乗算と加算を 1 サイクルで実行することはできませんが、POWER1 ではそうではありません。また、融合乗算加算を使用すると、データが 1 回だけ丸められるため、結果の精度がわずかに向上します。

浮動小数点レジスタ ファイルも FPU チップ上に配置されています。このファイルには、32 個の 64 ビット浮動小数点レジスタ、6 個の名前変更レジスタ、および除算命令で使用される 2 個のレジスタが含まれています。

POWER1 には、それぞれ 16 KB のデータ キャッシュを含む 4 つの同一のデータ キャッシュ ユニット (DCU) を通じて実装された 64 KB のデータ キャッシュがあります。キャッシュと、DCU を他のチップに接続するバスは ECC 保護されています。DCU は、メモリへのインターフェイスも提供します。2 つの DCU が存在する場合 (RIOS.9 構成)、メモリ バスは 64 ビット幅で、4 つの DCU が存在する場合 (RIOS-1 構成)、メモリ バスは 128 ビット幅です。DCU のメモリ インターフェイス部分は、メモリの信頼性と可用性を向上させる 3 つの機能 (メモリ スクラビング、ECC、およびビット ステアリング) を提供します。各 DCU には約 112 万 5 千個のトランジスタが含まれており、そのうち 17 万 5 千個がロジックに、95 万個が SRAM に使用され、約 130 mm² (11.3 × 11.3 mm) のダイに収められています。

POWER1 は SCU チップによって制御されます。ICU、FXU、DCU チップ間、およびメモリとI /Oデバイス間のすべての通信は、SCU によって調停されます。DCU はメモリ スクラビングを実行する手段を提供しますが、プロセスを制御するのは SCU です。SCU には、約 130 mm ^{2 の}ダイ上に約 23 万個のトランジスタ (すべてロジック用) が搭載されています。

POWER1 の I/O インターフェースは、I/O チャネル コントローラ (IOCC) と 2 つのシリアル リンクアダプタ (SLA) を含む I/O ユニットによって実装されます。IOCC はマイクロ チャネルインターフェースを実装し、マイクロ チャネル アダプタとシステム メモリ間のI/O トランザクションとDMAトランザクションの両方を制御します。2 つの SLA はそれぞれシリアル光ファイバーリンクを実装し、RS/6000 システムを相互に接続するためのものです。RS/6000 のリリース時点では、光リンクはサポートされていませんでした。I/O ユニットには、約 160 mm ²のダイ上に約 50 万個のトランジスタがあり、そのうち 30 万個はロジック用、20 万個はメモリ用です。

• 命令セットアーキテクチャ: IBM POWER 命令セットアーキテクチャ、PowerPC、Power ISA
• プロセッサ: RISC シングルチップ、RAD6000、POWER2、POWER3、POWER4、POWER5、POWER6、POWER7、POWER8、POWER9、Power10
• コンピュータシステム: RS/6000、スケーラブルPOWERparallel
• 関連技術: PowerPC 601、RS64

• 過去と現在の偉大なマイクロプロセッサ (V 13.4.0)
• Montoye, RK; Hokenek, E.; Runyon , SL (1990 年 1 月)。「IBM RISC System/6000 浮動小数点実行ユニットの設計」。IBM Journal of Research and Development。34 ( 1): 59–70。doi :10.1147/rd.341.0059。
• Oehler, RR ; Groves, RD (1990 年 1 月)。「IBM RISC System/6000 プロセッサ アーキテクチャ」。IBM Journal of Research and Development。34 ( 1): 23–36。doi :10.1147/rd.341.0023。
• Grohoski , GF (1990年1 月)。「IBM RISC System/6000 プロセッサのマシン構成」。IBM Journal of Research and Development。34 (1): 37–58。doi :10.1147/rd.341.0037。
• Bakoglu, HB; Grohoski , GF; Montoye , RK (1990 年 1 月)。「IBM RISC System/6000 プロセッサ: ハードウェア概要」。IBM Journal of Research and Development。34 ( 1): 12–22。doi :10.1147/rd.341.0012。

• ワイス、シュロモ、スミス、ジェームズ・エドワード (1994)。POWERと PowerPC。モーガン・カウフマン。ISBN 1558602798。— 関連部分: 第 3 章 (POWER アーキテクチャの実装方法)、第 4 章と第 5 章 (POWER1 について説明)。