パワー2

パワー2

POWER2 MCMC
一般情報
発売	1993
デザイン：	IBM
アーキテクチャと分類
命令セット	パワーISA
歴史
前任者	パワー1
後継	パワー3

POWER2は元々 RIOS2と呼ばれていたもので、IBMが設計し、 POWER命令セット アーキテクチャを実装したプロセッサです。POWER2 はPOWER1の後継で、1993 年 9 月に IBM のRS/6000システムでデビューしました。POWER2 は発表当時、Alpha 21064 を上回り最速のマイクロプロセッサでした。1993 年に Alpha 21064A が発表されると、POWER2 は首位を譲り、2 位になりました。IBM は、62.5 MHz の POWER2 のパフォーマンスは SPECint92 で 73.3、SPECfp92 で 134.6 であると主張しました。

オープンソースのGCCコンパイラは、4.5リリースでPOWER1（RIOS）とPOWER2（RIOS2）のサポートを削除しました。^[1]

POWER1 に対する改良点には、POWER 命令セット アーキテクチャ (新しいユーザーおよびシステム命令とその他のシステム関連機能で構成) の強化、クロック レートの向上 (55 ～ 71.5 MHz)、追加の固定小数点ユニットと浮動小数点ユニット、より大きな 32 KB 命令キャッシュ、より大きな 128 KB または 256 KB データ キャッシュが含まれます。POWER2 は、データ キャッシュの量に応じて 6 個または 8 個のセミカスタム集積回路で構成されたマルチチップ設計でした (256 KB 構成では 8 個のチップが必要)。設計の分割は POWER1 と同一で、命令キャッシュ ユニット チップ、固定小数点ユニット チップ、浮動小数点ユニット チップ、ストレージ コントロール ユニット チップ、および 2 個または 4 個のデータ キャッシュ ユニット チップで構成されていました。

8チップ構成には合計2,300万個のトランジスタと合計ダイ面積1,215 mm ²が含まれています。チップはIBMの0.72 μm CMOSプロセス^[2]で製造されており、 0.45 μmの有効チャネル長と、1層のポリシリコンと4層の金属相互接続を特徴としています。^[3]チップは64 mm x 64 mmの セラミックマルチチップモジュール（MCM）にパッケージ化されています。

トランザクション処理に最適化された POWER2 の改良版が、1994 年 5 月に POWER2+ として導入されました。トランザクション処理のワークロードは、512 KB、1 MB、2 MB の容量を持つ L2 キャッシュの追加によって向上しました。このキャッシュは、業界標準のバースト SRAM を使用してパッケージ外で実装されました。キャッシュは、64 ビット バス (ローエンド システムの場合) または 128 ビット バス (ハイエンド システムの場合) を介して POWER2+ に接続されました。キャッシュはダイレクト マップされ、128 バイト ライン サイズを持ち、ライトスルーでした。キャッシュ タグは、ストレージ コントロール ユニット チップに含まれていました。POWER2+ は、64 ビットまたは 128 ビットのメモリ バスが狭く、64 KB または 128 KB のデータ キャッシュが小さくなっています。キャッシュが少ないため、結果としてデータ キャッシュ ユニット チップが小さくなり、改良されたストレージ コントロール ユニット チップも小さくなりました。 6 チップ構成の目標はコストを削減することであったため、チップはMCM ではなくはん だボール接続 (SBC) パッケージにパッケージ化されています。

POWER2 スーパーチップ(P2SC)は、POWER2 の後継として1996 年 10 月にリリースされました^{[4] 。これは 8 チップの POWER2 をシングルチップ化したもので、IBM の 0.29 μm 5 層メタル CMOS-6S プロセスで製造された 335 mm 2}のダイに 1,500 万個のトランジスタを統合したものです。最初のバージョンは 120 または 135 MHz で動作し、POWER2 の 71.5 MHz のほぼ 2 倍の速度でした。メモリと I/O バスは、より高いクロック周波数をサポートするために半分の速度で動作していました。IBM は、このバージョンの性能は 5.5 SPECint95_base および 14.5 SPECfp95_base であると主張しました。0.25 μm CMOS-6S2 プロセスで製造された、より高速な 160 MHz の部品が、1997 年 10 月のマイクロプロセッサ フォーラムで発表されました。

P2SC は POWER2 の完全なコピーではなく、L1 データ キャッシュとデータ変換ルックアサイド バッファ(TLB) の容量はそれぞれ 128 KB と 256 エントリに半分に削減され、TLB 内のエントリをロックするというめったに使用されない機能は、元の設計を単一のダイに収めるために実装されていませんでした。

P2SC の後継として、1998 年にIBM のRS/6000ラインの主力マイクロプロセッサとしてPOWER3が採用されました。P2SC の注目すべき使用例は、1997 年にチェスの世界チャンピオン、ガルリ・カスパロフを破った 30 ノードの IBM Deep Blueスーパーコンピュータです。ただし、このコンピュータのチェス プレイ機能は、 P2SC ではなく、カスタムVLSIチップ上で実行されるエキスパート システムによるものでした。

• IBM POWER 命令セットアーキテクチャ
• IBM Power マイクロプロセッサ
• パワー1
• パワー3

• バーレ、JI;ゴーラ、RT;アリミリ、LB;ペンシルベニア州ジョーダン（1994 年 9 月）。 「POWER2命令キャッシュユニット」。IBM 研究開発ジャーナル。38 (5): 537–544。土井：10.1147/rd.385.0537。
• ボール、リチャード (1997 年 10 月 15 日)。「Chipville USA」。Electronics Weekly。
• DeTar, Jim (1994 年 8 月 22 日)。「IBM が Power2+ の詳細を発表、DEC が新しい Alpha AXP を発表」。Electronic News。
• Gwennap, Linley (1993 年 10 月 4 日)。「IBM が Power2 でパフォーマンスのリードを取り戻す」。マイクロプロセッサ レポート。
• Gwennap, Linley (1996 年 8 月 26 日)。「IBM が POWER2 をシングル チップに詰め込む」。マイクロプロセッサ レポート。
• Hicks , TN; Fry, RE; Harvey, PE (1994 年 9 月)。「POWER2 浮動小数点ユニット: アーキテクチャと実装」。IBM Journal of Research and Development。38 ( 5): 525–536。doi :10.1147/rd.385.0525。
• Lineback, J. Robert (1993 年 6 月 28 日)。「IBM が Unix で RISC の子孫を準備」。Electronic News。
• Shippy、David (1994 年 8 月 9 日)。「Power2+ プロセッサ」。Hot Chips 6。
• Shippy , DJ; Griffith, TW (1994年9 月)。「POWER2 固定小数点、データ キャッシュ、およびストレージ制御ユニット」。IBM Journal of Research and Development。38 ( 5): 503–524。doi :10.1147/rd.385.0503。
• Statt, Paul (1994 年 1 月)。「今のところ、Power2 がリード」。Byte。
• White, SW; Dhawan, S. (1994年9 月)。「 POWER2 : RISC System/6000 ファミリーの次世代」。IBM Journal of Research and Development。38 ( 5): 493–502。doi :10.1147/rd.385.0493。

• ワイス、シュロモ、スミス、ジェームズ・エドワード (1994)。POWERと PowerPC。モーガン・カウフマン。ISBN 1558602798。— 第6章ではPOWER2アーキテクチャとプロセッサについて説明します