パワー3

パワー3

POWER 3 マイクロプロセッサ
一般情報
発売	1998
デザイン：	IBM
アーキテクチャと分類
命令セット	パワーPC
歴史
前任者	パワー2
後継	パワー4

POWER3は、 IBMが設計し独占的に製造したマイクロプロセッサであり、64ビット版のPowerPC命令セットアーキテクチャ（ISA）を実装しており、当時のISAのオプション命令（POWER2バージョンのPOWER ISAに存在するがPowerPC ISAには存在しない命令など）をすべて含んでいる。1998年10月5日に発表され、ハイエンドのグラフィックスワークステーションであるRS/6000 43Pモデル260でデビューした。 ^{[1] POWER3は当初}PowerPC 630と呼ばれる予定だったが、おそらく、置き換えられたサーバー指向のPOWERプロセッサを、より消費者指向の32ビットPowerPCと区別するために改名された。 POWER3 は、POWER2の派生製品であるP2SCの後継機であり、IBM の長らく遅れていた POWER から PowerPC への移行を完了させました。この移行は、当初 1995 年に完了する予定でした。POWER3 は、200 MHz で IBM RS/6000サーバーおよびワークステーションで使用されました。POWER3 は、Digital Equipment Corporation (DEC) Alpha 21264およびHewlett-Packard (HP) PA-8500と競合しました。

POWER3 は、遅れて性能が不十分で商業的にも成功しなかった初期の 64 ビット PowerPC 実装であるPowerPC 620 をベースにしていました。PowerPC 620 と同様に、POWER3 には 3 つの固定小数点ユニットがありますが、1 つの浮動小数点ユニット(FPU) が 2 つの浮動小数点融合積和ユニットに置き換えられ、さらにロード ストア ユニットが追加され (合計 2 つ)、浮動小数点パフォーマンスが向上しました。POWER3 は、命令をアウト オブ オーダーで実行するスーパースカラー設計です。7 段の整数パイプライン、最小限の 8 段のロード/ストア パイプライン、および 10 段の浮動小数点パイプラインがあります。

フロントエンドは、フェッチとデコードの 2 つのステージで構成されています。最初のステージでは、8 つの命令が 32 KB の命令キャッシュからフェッチされ、12 エントリの命令バッファに配置されます。2 番目のステージでは、4 つの命令が命令バッファから取得され、デコードされて、命令キューに発行されます。命令発行の制限はほとんどありません。2 つの整数命令キューのうち、1 つだけが 1 つの命令を受け入れ、もう 1 つは最大 4 つの命令を受け入れることができます。これは、浮動小数点命令キューでも同様です。キューに未使用のエントリが十分にない場合、命令は発行されません。フロントエンドのパイプラインは短いため、3 サイクルの小さな分岐予測ミス ペナルティが発生します。

ステージ 3 では、実行準備が整った命令キュー内の命令のオペランドがレジスタ ファイルから読み取られます。汎用レジスタ ファイルには 48 個のレジスタが含まれており、そのうち 32 個は汎用レジスタで、16 個はレジスタ名変更用のリネーム レジスタです。データの提供と結果の受信に必要なポート数を削減するために、汎用レジスタ ファイルは複製されて 2 つのコピーが作成され、1 つ目は 3 つの整数実行ユニットをサポートし、2 つ目は 2 つのロード/ストア ユニットをサポートします。この方式は、当時のマイクロプロセッサであるDEC Alpha 21264に似ていますが、POWER3 のサイクル時間が長いため、2 つのコピーを同期するための余分なクロック サイクルを必要としないため、より単純です。浮動小数点レジスタ ファイルには 56 個のレジスタが含まれており、そのうち 32 個は浮動小数点レジスタで、24 個はリネーム レジスタです。PowerPC 620 と比較すると、リネーム レジスタの数が多く、より多くの命令を順不同で実行できるようになり、パフォーマンスが向上しました。

実行はステージ 4 で始まります。命令キューは、最大 8 つの命令を実行ユニットにディスパッチします。整数命令は、3 つの整数実行ユニット (IBM では「固定小数点ユニット」と呼んでいます) で実行されます。ユニットのうち 2 つは同一であり、乗算と除算を除くすべての整数命令を実行します。これらのユニットで実行されるすべての命令のレイテンシは 1 サイクルです。3 番目のユニットは、乗算と除算の命令を実行します。これらの命令はパイプライン化されておらず、複数サイクルのレイテンシがあります。64 ビットの乗算には 9 サイクルのレイテンシがあり、64 ビットの除算には 37 サイクルのレイテンシがあります。

浮動小数点命令は、2 つの浮動小数点ユニット (FPU) で実行されます。FPU は、乗算と加算を同時に実行する融合乗算加算機能を備えています。このような命令は、個別の加算と乗算とともに、4 サイクルのレイテンシを持ちます。除算命令と平方根命令は同じ FPU で実行されますが、専用のハードウェアによって支援されます。単精度 (32 ビット) の除算命令と平方根命令のレイテンシは 14 サイクルですが、倍精度 (64 ビット) の除算命令と平方根命令のレイテンシはそれぞれ 18 サイクルと 22 サイクルです。

実行が完了すると、命令はコミットされてソフトウェアに表示されるまでバッファに保持されます。実行は、整数命令の場合はステージ 5、浮動小数点命令の場合はステージ 8 で終了します。コミットは、整数の場合はステージ 6、浮動小数点の場合はステージ 9 で発生します。ライトバックはコミット後のステージで発生します。POWER3 は、1 サイクルあたり最大 4 つの命令をリタイアできます。

PowerPC 620 のデータ キャッシュは、技術および科学アプリケーション向けに最適化されました。キャッシュ ヒット率を向上させるために、その容量は 64 KB に倍増されました。キャッシュはデュアル ポート化され、8 つのバンクをインターリーブして実装されたため、特定のケースでは 1 サイクルで 2 つのロードまたは 2 つのストアを実行できるようになりました。また、ライン サイズは 128 バイトに増加されました。L2 キャッシュ バスの幅は 256 ビットに倍増され、キャッシュ ライン サイズの増加を補い、キャッシュ リフィルの 4 サイクルのレイテンシを維持しました。

^{POWER3 は、270 mm 2 の}ダイに 1,500 万個のトランジスタを搭載していました。IBM の CMOS-6S2 プロセスで製造されました。これは、0.25 μm のフィーチャ サイズと 0.35 μm の金属層を組み合わせた相補型金属酸化膜半導体プロセスです。このプロセスでは、5 層のアルミニウムが使用されています。P2SC と同じ 1,088 列のセラミック カラム グリッド アレイにパッケージ化されていますが、ピン配置が異なります。

POWER3-II は、クロック周波数を 450 MHz に高めた POWER3 の改良版です。2,300 万個のトランジスタを搭載し、面積は 170 mm ^{2 です。IBM CMOS7S プロセス (6 層の}銅配線を使用した 0.22 μm CMOS プロセス) で製造されました。2001年には POWER4が後継となりました。

• IBM POWER 命令セットアーキテクチャ
• パワーPC
• IBM Power マイクロプロセッサ

• Papermaster, M.; Dinkjian, R.; Mayfield, M.; 他 (1998)。「POWER3: 次世代 64 ビット PowerPC プロセッサ設計」。IBM Corp. {{cite journal}}:ジャーナルを引用するには|journal=(ヘルプ)が必要です
• Anderson, S.、Bell, R.、Hague, J.、他 (1998)。「RS/6000 科学技術コンピューティング: POWER3 入門およびチューニング ガイド」(PDF) 。IBM Corp. 2006-07-21 にオリジナル(PDF)からアーカイブ。 {{cite journal}}:ジャーナルの引用には|journal=（ヘルプ）が必要です- POWER1、POWER2、POWER3に関する詳細情報を提供します
• O'Connell, FP; White, SW (2000 年 11 月 6 日)。「POWER3: 次世代の PowerPC プロセッサ」。IBM Journal of Research and Development、第 44 巻、第 6 号。
• Song, Peter (1997 年 11 月 17 日)。「IBM の Power3 が P2SC に代わる」。マイクロプロセッサ レポート。
• International Business Machines Corporation (1998 年 10 月 5 日)。新しい IBM POWER3 チップ。プレス リリース。