複雑なプログラマブルロジックデバイス

複雑プログラマブルロジックデバイス（CPLD）は、プログラマブルアレイロジック（PAL）とフィールドプログラマブルゲートアレイ（FPGA）の中間の複雑さを持ち、両方のアーキテクチャ上の特徴を備えたプログラマブルロジックデバイスです。CPLDの主要な構成要素はマクロセルであり、マクロセルには、選言標準形式とより特殊な論理演算を実装するロジックが含まれています。

CPLDの機能の一部はPALと共通している。

• 不揮発性構成メモリを搭載。多くのFPGAとは異なり、外部構成ROMは不要で、CPLDはシステム起動後すぐに動作可能です。
• 多くの従来型CPLDデバイスでは、配線上の制約により、ほとんどのロジックブロックの入出力信号が外部ピンに接続されるため、内部状態記憶や多層ロジックの可能性が制限されます。これは通常、大型CPLDや最新のCPLD製品ファミリーでは問題になりません。

その他の特徴はFPGAと共通している。

• 利用可能なゲート数が非常に多い。CPLDは通常、数千から数万個の論理ゲートに相当するゲート数を持ち、中程度の複雑さのデータ処理デバイスの実装を可能にする。PALは通常、せいぜい数百個のゲート相当数であるのに対し、FPGAは通常、数万個から数百万個のゲート数を持つ。
• 積和式よりも柔軟なロジックのための規定がいくつかあり、これにはマクロセル間の複雑なフィードバックパスや、整数演算などのさまざまな一般的に使用される機能を実装するための特殊なロジックが含まれます。

大型CPLDと小型FPGAの最も顕著な違いは、CPLDにオンチップ不揮発性メモリが存在することです。これにより、CPLDは独自の永続的なプログラムストレージを持たない他のデバイスに制御を渡す前に、「ブートローダー」機能に使用できます。良い例としては、CPLDを使用して不揮発性メモリからFPGAの構成データをロードする場合が挙げられます。^{[ 1 ]}

CPLDは、それ以前のさらに小型のデバイスであるプログラマブルロジックアレイ（PLA）（最初にSignetics社が出荷）やPALから進化したものでした。これらのデバイスは、さらにその前に存在した標準ロジック製品で、プログラマビリティはなく、複数の標準ロジックチップ（あるいは数百個）を物理的に配線することでロジック機能を構築していました（通常はプリント基板上に配線しますが、特にプロトタイプ作成時にはワイヤラッピング配線が用いられることもありました）。

FPGAとCPLDのデバイスアーキテクチャの主な違いは、CPLDは内部的にプログラム可能な相互接続構造を伴うPLDの集合に基づいているのに対し、FPGAはロジックブロックを使用している点です。

• 言語：
  • VHSICハードウェア記述言語（VHDL）
  • Verilogハードウェア記述言語
  • 標準テストおよびプログラミング言語（JAM/STAPL）
• 製造業者:
  • アルテラ
  • サイプレス・セミコンダクター
  • 格子半導体
  • マイクロチップ・テクノロジー（アトメルを吸収合併）
  • ザイリンクス（現AMD）
• テクノロジー：
  • 特定用途向け集積回路（ASIC）
  • 消去可能プログラマブルロジックデバイス（EPLD）
  • シンプルプログラマブルロジックデバイス（SPLD）
  • マクロセルアレイ
  • プログラマブルアレイロジック（PAL）
  • プログラマブルロジックアレイ（PLA）
  • プログラマブルロジックデバイス（PLD）
  • 汎用アレイロジック（GAL）
  • プログラマブル電気的消去可能ロジック（PEEL）
  • フィールドプログラマブルゲートアレイ（FPGA）