直接メモリアクセス

ダイレクトメモリアクセス（DMA ）は、特定のハードウェアサブシステムが中央処理装置（CPU）から独立してメインシステムメモリにアクセスできるようにするコンピュータシステムの機能です。^[1]

DMA がない場合、CPU がプログラムされた入出力を使用しているとき、読み取りまたは書き込み操作の間中、CPU は通常完全に占有されており、他の作業を行うことができません。DMA を使用すると、CPU は最初に転送を開始し、次に転送の進行中に他の操作を行い、最後に操作が完了すると DMA コントローラ (DMAC) から割り込みを受け取ります。この機能は、CPU がデータ転送速度に追いつけないときや、比較的低速の I/O データ転送を待っている間に CPU が作業を行う必要があるときに役立ちます。ディスク ドライブコントローラ、グラフィックス カード、ネットワーク カード、サウンド カードなど、多くのハードウェア システムで DMA が使用されています。DMA は、一部のマルチコア プロセッサのチップ内データ転送にも使用されます。DMA チャネルを持つコンピュータは、DMA チャネルを持たないコンピュータよりも CPU オーバーヘッドをはるかに少なくして、デバイスとの間でデータを転送できます。同様に、マルチコア プロセッサ内の処理回路は、プロセッサ時間を占有することなくローカル メモリとの間でデータを転送できるため、計算とデータ転送を並行して進めることができます。

DMA は、メモリ内のデータの「メモリ間」コピーや移動にも使用できます。DMA を使用すると、大規模なコピーやスキャッターギャザー操作などのコストのかかるメモリ操作を CPU から専用の DMA エンジンにオフロードできます。実装例としては、I/O アクセラレーション テクノロジがあります。DMA は、ネットワーク オン チップおよびインメモリ コンピューティングアーキテクチャで注目されています。

標準 DMA (サードパーティ DMA とも呼ばれる) は DMA コントローラを使用します。DMA コントローラはメモリ アドレスを生成し、メモリの読み取りまたは書き込みサイクルを開始できます。CPUが読み書きできるハードウェア レジスタがいくつか含まれています。メモリ アドレス レジスタ、バイト カウント レジスタ、および 1 つ以上の制御レジスタが含まれます。DMA コントローラが提供する機能に応じて、これらの制御レジスタは、転送元、転送先、転送方向 (I/O デバイスからの読み取りまたは I/O デバイスへの書き込み)、転送単位のサイズ、および/または 1 回のバーストで転送するバイト数の組み合わせを指定します。^[2]

入力、出力、またはメモリ間の操作を実行するには、ホスト プロセッサが DMA コントローラを初期化し、転送するワード数と使用するメモリ アドレスを指定します。次に、CPU は周辺機器にデータ転送を開始するよう指示します。次に、DMA コントローラはシステム メモリにアドレスと読み取り/書き込み制御ラインを提供します。周辺機器とメモリの間で 1 バイトのデータを転送する準備ができるたびに、DMA コントローラはデータ ブロック全体が転送されるまで内部アドレス レジスタを増分します。

サードパーティの DMA を使用するバスの例としては、PATA、USB ( USB4以前)、SATAなどがありますが、これらのホスト コントローラはバス マスタリングを使用します。^{[引用が必要]}

バス マスタリングシステム (ファースト パーティ DMA システムとも呼ばれる)では、CPU と周辺機器にそれぞれメモリ バスの制御権が与えられます。周辺機器がバス マスタになれる場合、CPU の介入なしにシステム メモリに直接書き込むことができ、必要に応じてメモリ アドレスと制御信号を提供します。バス競合が発生しないように、プロセッサをホールド状態にするための何らかの手段を用意する必要があります。

バースト モードでは、データ ブロック全体が 1 つの連続したシーケンスで転送されます。DMA コントローラは、CPU によってシステム バスへのアクセスを許可されると、データ ブロック内のすべてのデータ バイトを転送してから、システム バスの制御を CPU に戻しますが、CPU は比較的長い時間非アクティブになります。このモードは、「ブロック転送モード」とも呼ばれます。

サイクルスチールモードは、バースト転送モードに必要な時間、CPU を無効にしてはならないシステムで使用されます。サイクル スチール モードでは、DMA コントローラはバースト モードと同じ方法でシステム バスへのアクセスを取得します。このアクセスは、 CPU と DMA コントローラ間のインターフェイスを制御する 2 つの信号であるBR (バス要求)信号とBG (バス許可)信号を使用して行われます。ただし、サイクル スチール モードでは、1 単位のデータ転送後、システム バスの制御は BG を介して CPU にデアサートされます。その後、データ ブロック全体が転送されるまで、BR を介して継続的に再度要求され、要求ごとに 1 単位のデータが転送されます。^[3]システム バスの制御を継続的に取得および解放することにより、DMA コントローラは基本的に命令転送とデータ転送をインターリーブします。CPU が命令を処理し、次に DMA コントローラが 1 つのデータ値を転送する、というように続きます。データの転送速度は遅くなりますが、CPU はバースト モードほど長くアイドル状態になりません。サイクル スチール モードは、データをリアルタイムで監視するコントローラに役立ちます。

透過モードでは、データ ブロックの転送に最も時間がかかりますが、システム全体のパフォーマンスという点では最も効率的なモードでもあります。透過モードでは、DMA コントローラは、CPU がシステム バスを使用しない操作を実行しているときのみデータを転送します。透過モードの主な利点は、CPU がプログラムの実行を停止することがなく、DMA 転送が時間的に自由であることです。一方、欠点は、CPU がシステム バスを使用していないかどうかをハードウェアが判断する必要があり、複雑になる可能性があることです。これは、「隠し DMA データ転送モード」とも呼ばれます。

DMA はキャッシュの一貫性の問題を引き起こす可能性があります。キャッシュと、DMA を使用してデバイスが直接アクセスできる外部メモリを備えた CPU を想像してください。CPU がメモリ内の場所 X にアクセスすると、現在の値がキャッシュに保存されます。ライトバック キャッシュを想定すると、X に対する後続の操作では、X のキャッシュされたコピーは更新されますが、X の外部メモリ バージョンは更新されません。デバイスが次に X にアクセスしようとする前にキャッシュがメモリにフラッシュされない場合、デバイスは古い X の値を受け取ります。

同様に、デバイスがメモリに新しい値を書き込むときに、X のキャッシュされたコピーが無効化されない場合、CPU は X の古い値で動作します。

この問題は、システム設計において 2 つの方法のいずれかで対処できます。キャッシュ コヒーレント システムでは、バス スヌーピングと呼ばれる手法がハードウェアで実装されており、外部書き込みがキャッシュ コントローラに通知され、 DMA 書き込みの場合はキャッシュ無効化、DMA 読み取りの場合はキャッシュ フラッシュが実行されます。非コヒーレント システムでは、この処理はソフトウェアに任されています。ソフトウェアでは、OS は、送信 DMA 転送が開始される前にキャッシュ ラインがフラッシュされ、受信 DMA 転送の影響を受けるメモリ範囲がアクセスされる前にキャッシュ ラインが無効化されていることを確認する必要があります。OS は、その間に実行中のスレッドがそのメモリ範囲にアクセスしないようにする必要があります。後者のアプローチでは、ほとんどのハードウェアで各キャッシュ ラインを個別に無効化するためのループが必要になるため、DMA 操作にオーバーヘッドが生じます。

ハイブリッドも存在し、セカンダリ L2 キャッシュはコヒーレントであり、L1 キャッシュ (通常は CPU 上) はソフトウェアによって管理されます。

オリジナルのIBM PC (および後継のPC/XT ) には、 4 つの DMA チャネル (番号 0～3) を提供できるIntel 8237 DMA コントローラが 1 つしかありませんでした。これらの DMA チャネルは 8 ビット転送を実行し (8237 は 8 ビット デバイスであり、PC のi8088 CPU/バス アーキテクチャに理想的に適合していたため)、RAM の最初の ( i8086 /8088 標準) メガバイトのみをアドレス指定でき、その空間内の単一の 64  kBセグメントのアドレス指定に制限されていました (ただし、ソース チャネルと宛先チャネルは異なるセグメントをアドレス指定できました)。さらに、コントローラは拡張バス I/O デバイスとの間の転送にしか使用できませんでした。これは、8237 が実行できたのはチャネル 0 と 1 を使用したメモリ間転送のみであり、PC (および XT) のチャネル 0 は動的メモリ リフレッシュ専用だったためです。これにより、汎用の「ブリッター」として使用することができなくなり、結果として、CPU の一般的な PIO 速度によって制限される PC 内のブロック メモリの移動が非常に遅くなりました。

IBM PC/ATでは、拡張AT バス(より一般的にはIndustry Standard Architecture (ISA) というレトロネームで呼ばれる) に 2 番目の 8237 DMA コントローラが追加され、3 つの追加チャネル (5 ～ 7。チャネル 4 は最初の 8237 へのカスケードとして使用される) が提供されました。これは、XT の元の PC に対する追加の拡張性とのリソース衝突によって強調されたように、非常に必要なチャネルでした。ページ レジスタも再配線され、80286 CPU の 16 MB メモリ アドレス空間全体をアドレス指定できるようになりました。この 2 番目のコントローラは、I/O デバイスがデータ ソースや宛先として使用される場合に 16 ビット転送を実行できるようにも統合されました (実際にはメモリ間転送の場合のみデータ自体を処理し、それ以外の場合は16 ビット システムの他の部分間のデータ フローを制御するだけなので、独自のデータ バス幅は比較的重要ではありません)。これにより、上位 3 つのチャネルが使用されている場合のデータ スループットが 2 倍になります。互換性のため、下位 4 つの DMA チャネルは依然として 8 ビット転送のみに制限されており、チャネル 0 が DRAM リフレッシュの処理から解放されたため、メモリ間転送は技術的には可能になりましたが、実用的な観点からは、CPU が現在達成できるものと比較してコントローラのスループットが低いため、それらの価値は限られていました (つまり、16 ビットの、より最適化された80286 は最低 6 MHz で動作し、8 ビット コントローラは 4.77 MHz で固定されています)。どちらの場合も、64 kBセグメント境界の問題が残っており、個々の転送は 16 ビット モードでもセグメントをまたぐことができず (代わりに同じセグメントの先頭に「ラップアラウンド」します)、実際にはこれはパフォーマンスよりもプログラミングの複雑さの問題であり、約 15 μsごとにバスを独占するために DRAM リフレッシュ (処理方法にかかわらず) が継続的に必要になるため、 大きな (高速だが中断できない) ブロック転送が使用できませんでした。

これらのデバイスは、パフォーマンスが遅く（  5MHzで最大8ビット転送能力は1.6MB /秒であるが^[4]、ISAバスのオーバーヘッドやメモリリフレッシュ割り込みなどの干渉により、PC/XTでは0.9MB/秒以下、ATでは16ビット転送で1.6MB/秒以下である^[1]）、オリジナルのPCの標準クロックである4.77MHzよりも高い速度で動作する直接的な代替品をインストールできる速度グレードが利用できないため、1980年代後半から事実上廃止されています。特に、1985 年に80386プロセッサが登場し、32 ビット転送が可能になった (ただし、80186以降の Intel CPU ではアドレス計算とブロック メモリ移動の効率が大幅に向上したため、16 ビット バスの286と386SXでも PIO 転送が8237 を簡単に凌駕することができた) ことや、( EISA ) のさらなる進化や ( MCA、VLB、PCI ) "ISA" バスの代替品が開発され、独自のはるかに高性能な DMA サブシステム (EISA では最大 33 MB/秒、MCA では 40 MB/秒、VLB/PCI では一般に 133 MB/秒) が搭載されたことにより、元の DMA コントローラはパフォーマンス向上の要因というよりはむしろ足かせとなるように思われた。これらは、後のマシンに組み込まれたレガシー PC ハードウェアをサポートするために必要とされる範囲でサポートされた。 32 ビット拡張バスが一般的になった後も ISA DMA を使用し続けたレガシー ハードウェアには、Sound Blaster 標準との完全なハードウェア互換性を維持する必要があったSound Blasterカード、および内蔵フロッピーディスクコントローラ、FIR (高速赤外線) モードを選択した場合のIrDA赤外線コントローラ、および ECP モードを選択した場合のIEEE 1284パラレル ポート コントローラを統合することが多かったマザーボード上のスーパーI/Oデバイスがありました。オリジナルの 8237 または直接互換機がまだ使用されていた場合、これらのデバイスとの間の転送は、システムの実際のアドレス空間またはインストールされているメモリの量に関係なく、メインRAMの最初の 16 MB に制限される可能性があります。

各 DMA チャネルには、16 ビットのアドレス レジスタとそれに関連付けられた 16 ビットのカウント レジスタがあります。データ転送を開始するには、デバイス ドライバーが DMA チャネルのアドレス レジスタとカウント レジスタを設定し、データ転送の方向 (読み取りまたは書き込み) を指定します。次に、DMA ハードウェアに転送を開始するように指示します。転送が完了すると、デバイスはCPU に 割り込みます。

スキャッターギャザーまたはベクター I/O DMA を使用すると、単一の DMA トランザクションで複数のメモリ領域との間でデータを転送できます。これは、複数の単純な DMA 要求を連鎖させることに相当します。目的は、CPU から 複数の入出力割り込みとデータ コピー タスクの負荷を軽減することです。

DRQ はデータ要求、DACK はデータ確認を表します。DMA 機能を備えたコンピュータ システムのハードウェア回路図に表示されるこれらの記号は、CPU と DMA コントローラ間の電子信号ラインを表します。各 DMA チャネルには、1 つの要求ラインと 1 つの確認ラインがあります。DMA を使用するデバイスは、割り当てられた DMA チャネルの両方のラインを使用するように構成する必要があります。

16ビットISAはバスマスタリングを許可した。^[5]

標準 ISA DMA 割り当て: ^{[引用が必要]}

PCIアーキテクチャには、ISA とは異なり、中央の DMA コントローラがありません。代わりに、PCI デバイスはバスの制御を要求し (「バス マスターになる」)、システム メモリの読み取りと書き込みを要求できます。より正確には、PCI コンポーネントは、PCI バス コントローラ (通常は PCI ホスト ブリッジ、および PCI から PCI へのブリッジ^[6] ) にバス所有権を要求します。バス マスターは一度に 1 つしか存在できないため、複数のデバイスが同時にバス所有権を要求した場合は、PCI バス コントローラが調停します。コンポーネントに所有権が付与されると、PCI バス上で通常の読み取りおよび書き込みコマンドが発行され、PCI バス コントローラによって要求されます。

たとえば、Intel Coreベースの PC では、サウスブリッジがDMIを使用してトランザクションをメモリ コントローラ( CPU ダイに統合されている) に転送し、メモリ コントローラがトランザクションを DDR 操作に変換してメモリ バスに送信します。その結果、PCI DMA 転送には非常に多くのステップが含まれますが、PCI デバイスまたは PCI バス自体は他のコンポーネントよりも 1 桁遅いため、それほど問題にはなりません (デバイス帯域幅のリストを参照)。

最近の x86 CPU は、 x86-64 CPUのネイティブ 64 ビット モード、または36 ビット アドレッシング モードである物理アドレス拡張(PAE) のいずれかを利用して、4 GB を超えるメモリを使用する場合があります。このような場合、32 ビット アドレス バスで DMA を使用するデバイスは、4 GB ラインを超えるメモリをアドレス指定できません。新しいダブル アドレス サイクル (DAC) メカニズムは、PCI バスとデバイス自体の両方に実装されている場合、^[7] 64 ビット DMA アドレッシングを可能にします。それ以外の場合、オペレーティング システムは、バウンス バッファ( FreeBSD /Linux)としても知られる高価なダブル バッファ(DOS/Windows の命名法) を使用して問題を回避するか、IOMMUが存在する場合はそれを使用してアドレス変換サービスを提供する必要があります。

汎用CPUに組み込まれたDMAエンジンの例として、一部のIntel XeonチップセットにはI/Oアクセラレーションテクノロジー（I/OAT）と呼ばれるDMAエンジンが搭載されており、メインCPUからメモリコピーをオフロードして、CPUを他の作業に解放することができます。^[8] 2006年に、IntelのLinuxカーネル開発者Andrew Groverは、ネットワークトラフィックのコピーをオフロードするためにI/OATを使用したベンチマークを実行し、受信ワークロードでのCPU使用率が10％以上向上しないことを発見しました。^[9]

Intel Xeon E5プロセッサでは、データ ダイレクト I/O ( DDIO ) 機能によってDMA メカニズムのさらなるパフォーマンス指向の強化が導入され、DMA「ウィンドウ」をシステム RAM ではなくCPU キャッシュ内に配置できるようになりました。その結果、CPU キャッシュが I/O の主なソースと宛先として使用され、ネットワーク インターフェイス コントローラ(NIC) はローカル CPU の最終レベル キャッシュ (L3 キャッシュ) に直接 DMA し、システム RAM からの I/O データのフェッチにかかるコストを回避できます。その結果、DDIO によって全体的な I/O 処理のレイテンシが短縮され、I/O の処理を​​完全にキャッシュ内で実行できるようになり、使用可能な RAM 帯域幅/レイテンシがパフォーマンスのボトルネックになることがなくなり、RAM を低電力状態でより長く維持できるため、消費電力が削減される可能性があります。^{[10] [11] [12] [13]}

システムオンチップおよび組み込みシステムでは、一般的なシステムバスインフラストラクチャは、 AMBA 高性能バスなどの複雑なオンチップバスです。AMBA は、マスターとスレーブの 2 種類の AHB コンポーネントを定義します。スレーブインターフェイスは、プログラムされた I/O に似ており、これを介してソフトウェア ( ARMなどの組み込み CPU で実行) は、デバイス内の I/O レジスタまたは (あまり一般的ではありませんが) ローカルメモリブロックの書き込み/読み取りを行うことができます。デバイスは、マスターインターフェイスを使用して、CPU に大きな負荷をかけずにシステムメモリとの間で DMA トランザクションを実行できます。

したがって、システム メモリとの間で大量のデータを転送する必要があるネットワーク コントローラなどの高帯域幅デバイスには、AHB へのインターフェイス アダプタが 2 つあります。マスター インターフェイスとスレーブ インターフェイスです。これは、AHB などのオンチップ バスがバスのトライステート化やバス上のラインの方向の切り替えをサポートしていないためです。PCI と同様に、DMA はバス マスタリングであるため、中央の DMA コントローラは必要ありませんが、システムに複数のマスターが存在する場合は アービターが必要です。

内部的には、通常、デバイス内にマルチチャネル DMA エンジンが存在し、ソフトウェアによってプログラムされた 複数の同時スキャッター ギャザー操作を実行します。

マルチプロセッサ システム オン チップにおける DMA の使用例として、IBM/Sony/Toshiba のCell プロセッサには、1 つの Power プロセッサ エレメント (PPE) と 8 つの Synergistic Processor エレメント (SPE) を含む 9 つの処理エレメントそれぞれに DMA エンジンが組み込まれています。SPE のロード/ストア命令は、自身のローカル メモリのみを読み書きできるため、SPE はメイン メモリと他の SPE のローカル メモリとの間でデータを転送するために DMA に完全に依存しています。したがって、DMA はこのCPU内のコア間でデータ転送を行う主要な手段として機能します (Intel のキャンセルされた汎用 GPUであるLarrabeeなどのキャッシュ コヒーレント CMP アーキテクチャとは対照的です)。

Cell の DMA は完全にキャッシュ コヒーレントです (ただし、DMA によって操作される SPE のローカル ストアは、標準的な意味でグローバル コヒーレント キャッシュとして動作しません)。読み取り ("get") と書き込み ("put") の両方で、DMA コマンドは最大 16 KB の単一のブロック領域、または 2 ～ 2048 のブロックのリストを転送できます。DMA コマンドは、ローカル アドレスとリモート アドレスのペアを指定して発行されます。たとえば、SPE プログラムが put DMA コマンドを発行する場合、ブロック サイズとともに、ソースとして自身のローカル メモリのアドレス、ターゲットとして仮想メモリ アドレス (メイン メモリまたは別の SPE のローカル メモリを指す) を指定します。実験によると、Cell の DMA の有効なピーク パフォーマンス (均一なトラフィックで 3 GHz) は 200 GB/秒に達します。^[14]

• インテル 8257
• アム9517 ^[15]
• インテル 8237
• Z80DMA ^[16]
• LH0083、^[17] Z80 DMAと互換性がある
• μPD71037 ^[18] 64Kバイトのメモリをアドレス指定できる
• μPD71071 ^[19] 16Mバイトのメモリをアドレス指定できる

スクラッチパッド メモリと DMAを備えたプロセッサ(デジタル信号プロセッサやCellプロセッサなど) は、ダブル バッファリングまたはマルチバッファリングによって、ソフトウェアが DMA メモリ操作を処理とオーバーラップさせることでメリットを享受できます。たとえば、オンチップ メモリが 2 つのバッファに分割され、プロセッサが一方のバッファでデータを操作している間に、DMA エンジンがもう一方のバッファでデータの読み込みと格納を行います。これにより、システムはメモリのレイテンシを回避し、バースト転送を利用できますが、その代償として、予測可能なメモリ アクセス パターンが必要になります。^[要出典]

• AT アタッチメント – コンピュータ ストレージ インターフェイス標準リダイレクト先の簡単な説明を表示するページ
• 自律的な周辺操作 - タスクオフロードのためのMCUハードウェア機能
• ブリッター – 高速データ同期のための集積回路
• チャネルI/O  – 高性能入出力アーキテクチャ
• DMA攻撃 – 高速拡張ポートを悪用したサイバー攻撃
• メモリマップドI/O  – CPU通信の方法リダイレクト先の簡単な説明を表示するページ
• ハードウェアアクセラレーション – 特殊なコンピュータハードウェア
• インメモリ処理 – データ処理技術
• メモリ管理 – コンピュータのメモリ管理方法論
• ネットワーク オン チップ – 集積回路上の電子通信サブシステム
• ポーリング（コンピュータサイエンス）  – デバイスステータスのサンプリングのプロセス
• リモートダイレクトメモリアクセス – 低レベルハードウェアダイレクトメモリアクセス
• UDMA  – ATAハードドライブのデータ転送方式
• 仮想 DMA サービス – Microsoft DMA アクセス標準フォールバックとしてウィキデータの説明を表示するページ

• DMA および IOMMU API の習得、Embedded Linux Conference 2014、サンノゼ、Laurent Pinchart 著