概要 ARM Cortex-Mファミリーは、マイクロコントローラ 、ASIC 、ASSP 、FPGA 、およびSoC での使用を想定して設計されたARMマイクロプロセッサコアです。Cortex-Mコアは、専用のマイクロコントローラチップとして一般的に使用されていますが、電源管理コントローラ、I/Oコントローラ、システムコントローラ、タッチスクリーンコントローラ、スマートバッテリーコントローラ、センサーコントローラとしてSoCチップ内部に「隠されて」使用されることもあります。
Cortex-A コアとの主な違いは、Cortex-Mコアには仮想メモリ用の メモリ管理ユニット （MMU）がないことです。MMUは「本格的な」オペレーティングシステムにとって不可欠な機能と考えられています。Cortex-Mプログラムは、 ベアメタル上で実行されるか、 Cortex-Mをサポートする 多数のリアルタイムオペレーティングシステム のいずれか上で実行されます。
かつては8ビットマイクロコントローラが非常に人気でしたが、低価格帯のCortex-Mチップの価格が下がるにつれて、Cortex-Mが徐々に8ビット市場を席巻してきました。Cortex-Mは、32ビット演算の恩恵を受けるアプリケーションにおいて8ビットチップの代替として人気を集めており、ARM7 やARM9 といった旧世代のARMコアの代替としても広く利用されています。
特に、ほとんどのSDカード やフラッシュドライブ に内蔵されているウェアレベリングコントローラは、（8ビット）8051 マイクロコントローラまたはARM CPUです。[ 14 ]
ライセンス ARM Limitedは 、自社設計に基づくCPUデバイスの製造や販売は行わず、プロセッサアーキテクチャを希望する企業にライセンス供与しています。ARMは、費用と成果物が異なる様々なライセンス条件を提供しています。すべてのライセンス取得者に対し、ARMコアの統合可能なハードウェア記述、完全なソフトウェア開発ツールセット、およびARM CPUを搭載した製造済みシリコンの販売権を提供します。
シリコンカスタマイズ 集積回路メーカー（IDM）は、ARMプロセッサIPを 合成可能な RTL （Verilog で記述）として受け取ります。この形式により、アーキテクチャレベルの最適化と拡張が可能になります。これにより、メーカーはクロック速度の向上、消費電力の超低、命令セットの拡張（浮動小数点演算を含む）、サイズ最適化、デバッグサポートなど、独自の設計目標を達成できます。特定のARM CPUチップにどのコンポーネントが含まれているかを確認するには、メーカーのデータシートおよび関連ドキュメントを参照してください。
Cortex-Mコアのシリコンオプションには、以下のようなものがあります。
SysTick タイマー: プロセッサとネストされたベクタ割り込みコントローラ (NVIC) の両方の機能を拡張する 24 ビット システム タイマーです。存在する場合、追加の構成可能な優先度 SysTick 割り込みも提供します。[ 15 ] [ 16 ] [ 17 ] [ 15 ] [ 16 ] [ 17 ] メモリ保護ユニット (MPU): 特権とアクセス規則を適用することでメモリ領域を保護するサポートを提供します。最大 16 つの異なる領域をサポートし、それぞれがさらに同じサイズのサブ領域に分割できます。[ 15 ] [ 16 ] [ 17 ] タイトリーカップリングメモリ (TCM):コールスタック 、RTOS 制御構造、割り込みデータ構造、割り込みハンドラ コード、および速度が重要なコードを保持するために使用できる、低遅延 (待機状態 ゼロ) SRAM。CPU キャッシュを 除けば、TCM は ARM Cortex-M マイクロコントローラで最速のメモリです。TCM はキャッシュされず、プロセッサやキャッシュと同じ速度でアクセスできないため、概念的には「アドレス指定可能なキャッシュ」と表現できます。ハーバードアーキテクチャの プロセッサが両方から同時に読み取れるように、ITCM (命令 TCM) と DTCM (データ TCM) があります。DTCM には命令を含めることはできませんが、ITCM にはデータを含めることができます。TCM はプロセッサコアに密接に接続されているため、一部の実装ではDMA エンジンが TCM にアクセスできない場合があります。注：ほとんどのCortex-M3およびM4チップにはビットバンドとMPUが搭載されています。ビットバンドオプションは、Cortex-Mシステム設計キットを使用してM0/M0+に追加できます。[ 29 ] 注：ソフトウェアは、各機能を使用する前に、その存在を検証する必要があります。[ 17 ] 注：Cortex-M35Pの技術リファレンスマニュアル が発行されるまでは、公開されている情報は限られています。 その他のシリコンオプション: [ 15 ] [ 16 ]
データエンディアン：リトルエンディアンまたはビッグエンディアン。従来のARMコアとは異なり、Cortex-Mはこれらの選択肢のいずれかにシリコン上で固定されています。 割り込み: 1～32 (M0/M0+/M1)、1～240 (M3/M4/M7/M23)、1～480 (M33/M35P/M52/M55/M85)。 ウェイクアップ割り込みコントローラ：オプション。 ベクターテーブルオフセットレジスタ：オプション。（M0では使用できません）。 命令フェッチ幅：16ビットのみ、または大部分は32ビット。 ユーザー/権限サポート：オプション。 すべてのレジスタをリセットする：オプション。 シングルサイクルI/Oポート：オプション。（M0+/M23） デバッグアクセスポート（DAP）：なし、SWD 、JTAG およびSWD。（すべてのCortex-Mコアでオプション） デバッグサポートの停止：オプション。 ウォッチポイント比較器の数：0～2（M0/M0+/M1）、0～4（M3/M4/M7/M23/M33/M35P/M52/M55/M85）。 ブレークポイント比較器の数：0～4（M0/M0+/M1/M23）、0～8（M3/M4/M7/M33/M35P/M52/M55/M85）。
Cortex-M0 / M0+ / M1 はARMv6-M アーキテクチャを実装し、[ 15 ] ARMv7-M アーキテクチャを実装し、[ 16 ] ARMv7E-M アーキテクチャを実装し、[ 16 ] ARMv8-M アーキテクチャを実装し、[ 31 ] ARMv8.1-M アーキテクチャを実装します。[ 31 ] [ 15 ] [ 16 ]
Cortex-Mコアはすべて、共通の命令セットを実装しており、そのセットはThumb-1命令の大部分とThumb-2命令の一部、そして32ビット乗算演算命令で構成されています。Cortex-M0 / Cortex-M0+ / Cortex-M1 / Cortex-M23は、最小のシリコンダイを実現するために設計されたため、Cortex-Mファミリーの中で最も少ない命令数となっています。
Cortex-M0 / M0+ / M1 には、ARMv7-M アーキテクチャで追加された新しい命令 (CBZ、CBNZ、IT) を除く Thumb-1 命令が含まれています。Cortex-M0 / M0+ / M1 には、Thumb-2 命令の小さなサブセット (BL、DMB、DSB、ISB、MRS、MSR) が含まれています。[ 15 ] 飽和算術 命令が追加されています。Cortex-M4 には、 DSP 命令とオプションの単精度浮動小数点ユニット (VFPv4-SP) が追加されています。Cortex-M7 には、オプションの倍精度 FPU (VFPv5) が追加されています。[ 23 ] [ 16 ] TrustZone 命令が追加されています。
注：割り込みレイテンシのサイクル数は、1) スタックがゼロウェイトステートの RAM に配置されていること、2) 他の割り込み関数が現在実行されていないこと、3) セキュリティ拡張オプションが存在しないこと（追加のサイクルが発生するため）を前提としています。ハーバードコンピュータアーキテクチャを採用した Cortex-M コアは、フォンノイマンコンピュータアーキテクチャを採用した Cortex-M コアよりも割り込みレイテンシが短くなっています。 注：Cortex-Mシリーズには、スリープモード用の3つの新しい16ビットThumb-1 命令（SEV、WFE、WFI）が含まれています。 注: Cortex-M0 / M0+ / M1 には、これらの 16 ビットThumb-1 命令 (CBZ、CBNZ、IT) は含まれていません。[ 15 ] [ 16 ] 注: Cortex-M0 / M0+ / M1 には、BL、DMB、DSB、ISB、MRS、MSR の32 ビットThumb-2命令のみが含まれています。 [ 15 ] [ 16 ] 注: Cortex-M0 / M0+ / M1 / M23 には、下位 32 ビットの結果 (32ビット × 32ビット = 下位 32ビット) を持つ 32 ビット乗算 命令しかありませんが、Cortex-M3 / M4 / M7 / M33 / M35P には、64 ビットの結果 (32ビット × 32ビット = 64ビット) を持つ追加の 32 ビット乗算命令が含まれています。Cortex-M4 / M7 (オプションで M33 / M35P) には、(16ビット × 16ビット = 32ビット)、(32ビット × 16ビット = 上位 32ビット)、(32ビット × 32ビット = 上位 32ビット) 乗算用の DSP 命令が含まれています。 [ 15 ] [ 16 ] 注：乗算および除算命令の実行に必要なサイクル数は、ARM Cortex-Mコアの設計によって異なります。一部のコアには、高速または小型（低速）を選択できるシリコンオプションが用意されているため、シリコン使用量を削減できる反面、サイクル数が多くなるというデメリットがあります。除算命令または低速反復乗算命令の実行中に割り込みが発生すると、プロセッサは命令の実行を中断し、割り込みが復旧した後に再開します。 乗算命令「32ビット結果」– Cortex-M0/M0+/M23は1サイクルまたは32サイクルのシリコンオプション、Cortex-M1は3サイクルまたは33サイクルのシリコンオプション、Cortex-M3/M4/M7/M33/M35Pは1サイクルです。 乗算命令「64ビット結果」– Cortex-M3では3～5サイクル（値によって異なる）、Cortex-M4/M7/M33/M35Pでは1サイクルです。 分割命令– Cortex-M3/M4 は 2～12 サイクル (値によって異なる)、Cortex-M7 は 3～20 サイクル (値によって異なる)、Cortex-M23 は 17 または 34 サイクルのオプション、Cortex-M33 は 2～11 サイクル (値によって異なる)、Cortex-M35P は未定です。 注: Cortex-M コアには、さまざまな種類の浮動小数点演算ユニット ( FPU )のシリコン オプションがあります。Cortex-M55 / M85 には半精度 ( HP )のオプションがあり、Cortex-M4 / M7 / M33 / M35P / M52 / M55 / M85 には単精度 ( SP )のオプションがあり、Cortex-M7 / M52 / M55 / M85 には倍精度 ( DP )のオプションがあります。FPU が含まれている場合、コアは「Cortex-MxF」と呼ばれることがあり、ここで「x」は Cortex-M4 F などのコアのバリアントです。[ 15 ] [ 16 ] 注：MOVWは、32ビットの「ワイド」MOV命令を意味する別名です。 注：BWは長距離無条件分岐です（エンコーディング、動作、範囲はBLと似ていますが、LRレジスタの設定は除きます）。 注：Cortex-M1の場合、WFE / WFI / SEV命令は存在しますが、NOP命令として実行されます。 注：半精度（HP）FPU命令は、シリコンにHP FPUオプションが存在する場合にのみ、Cortex-M52 / M55 / M85で有効です。 注：単精度（SP）FPU命令は、シリコンにSP FPUオプションが存在する場合にのみ、Cortex-M4 / M7 / M33 / M35P / M52 / M55 / M85で有効です。 注：倍精度（DP）FPU命令は、シリコンにDP FPUオプションが存在する場合にのみ、Cortex-M7 / M52 / M55 / M85で有効です。
非推奨 ARM Cortex-M シリーズの ARM アーキテクチャでは、古いレガシー コアからいくつかの機能が削除されました。[ 15 ] [ 16 ]
32ビットARM命令セットの機能は、Thumb-1およびThumb-2命令セットによって多くの点で複製されていますが、ARMの一部の機能には同様の機能がありません。
ARMのSWPおよびSWPB（スワップ）命令には、Cortex-Mには同様の機能はありません。 16ビットThumb-1命令セットは、 ARMv4Tアーキテクチャを採用した従来のARM7T コアで初めてリリースされて以来、進化を続けてきました。新しいThumb-1命令は、ARMv5、ARMv6、ARMv6T2といった従来のアーキテクチャがリリースされるたびに追加されました。Cortex-Mコアからは、一部の16ビットThumb-1命令が削除されています。
「BLX <immediate>」命令は、Thumb-1からARM命令セットへの切り替えに使用されていたため、現在は存在しません。「BLX <register>」命令は、Cortex-Mで引き続き利用可能です。 SETEND は存在しません。なぜなら、データエンディアンモードのオンザフライ切り替えはサポートされなくなったからです。 Cortex-Mコアでは、ARM Cortex-M33/M35Pコア向けに「ARMv8-Mメインライン」でシリコンオプションが再導入されるまで、コプロセッサ命令はサポートされていませんでした。 SWI命令はSVCに名称変更されましたが、命令のバイナリコードは同じです。ただし、例外モデルの変更により、SVCハンドラコードはSWIハンドラコードとは異なります。
Cortex-M0 Amazon Dash ボタン Somat：CYBL10563-68FNXInRF51822 Cortex-M0コアは、小型シリコンダイサイズと低価格チップでの使用に最適化されています。[ 2 ]
Cortex-M0コアの主な特徴は次のとおりです。[ 18 ]
ARMv6-Mアーキテクチャ[ 15 ] 3段階パイプライン 命令セット: 親指1（ほとんど）、CBZ、CBNZ、ITが欠落 サム2（一部）、BL、DMB、DSB、ISB、MRS、MSRのみ 32ビットハードウェア整数と32ビット結果の乗算 1～32個の割り込み 、およびNMI シリコンの選択肢：
ハードウェアによる整数乗算速度：1サイクルまたは32サイクル。
チップス 以下のマイクロコントローラは、Cortex-M0コアをベースとしています。
以下のチップは、セカンダリーコアとしてCortex-M0を搭載しています。
NXP LPC4300 （Cortex-M4F×1、Cortex-M0×1）テキサス・インスツルメンツの SimpleLinkワイヤレスMCU CC1310およびCC2650（プログラマブルCortex-M3プロセッサ1基、Cortex-M0ネットワークプロセッサ1基、独自のセンサーコントローラエンジン1基）
NXP （フリースケール ）FRDM-KL25Zボード（KL25Z128VLK（Kinetis L）搭載）NXP LPC800-MAXボード（LPC812搭載）Cortex-M0+ は Cortex-M0 の最適化された上位互換です。Cortex-M0+ は Cortex-M0 と完全な命令セット互換性があり、同じコンパイラとデバッグツールを使用できます。Cortex-M0+ のパイプラインは 3 段から 2 段に削減され、消費電力が削減され、パフォーマンスが向上します (分岐に必要なサイクルが 1 つ減るため、平均 IPC が高くなります)。既存の Cortex-M0 のデバッグ機能に加えて、Cortex-M0+ には、シンプルな命令トレース バッファを提供する Micro Trace Buffer (MTB) と呼ばれるシリコン オプションを追加できます。Cortex-M0+ には、メモリ保護 ユニット (MPU) やベクタ テーブルの再配置など、シリコン オプションとして追加できる Cortex-M3 および Cortex-M4 の機能も搭載されています。[ 19 ]
Cortex-M0+コアの主な特徴は次のとおりです。[ 19 ]
ARMv6-Mアーキテクチャ[ 15 ] 2段階パイプライン （Cortex-M0より1段階少ない） 命令セット：（Cortex-M0と同じ） 親指1（ほとんど）、CBZ、CBNZ、ITが欠落 サム2（一部）、BL、DMB、DSB、ISB、MRS、MSRのみ 32ビットハードウェア整数と32ビット結果の乗算 1～32個の割り込み 、およびNMI シリコンの選択肢：
ハードウェア整数乗算速度：1サイクルまたは32サイクル 8領域メモリ保護ユニット（MPU）（M3およびM4と同じ） ベクトルテーブルの再配置（M3、M4と同じ） シングルサイクルI/Oポート（M0+/M23で利用可能） マイクロトレースバッファー（MTB）（M0+/M23/M33/M35Pで利用可能）
チップス 以下のマイクロコントローラは、Cortex-M0+コアをベースとしています。
以下のチップは、セカンダリーコアとしてCortex-M0+を搭載しています。
Cypress PSoC 6200（Cortex-M4F×1 + Cortex-M0+×1）ST WB（Cortex-M4F 1個 + Cortex-M0+ 1個）最小のARMマイクロコントローラはCortex-M0+タイプである（2014年現在、チップスケールパッケージ で1.6mm ×2mmの最小サイズはKinetis KL03である）。[ 33 ]
2018年6月21日、ミシガン大学の 研究者らは、2018年のVLSI技術 および回路シンポジウムにおいて、 「0.04mm 3 16nWの無線式バッテリーレスセンサーシステム（Cortex-M0+プロセッサと光通信を統合し、細胞 の温度 測定用）」 という論文を発表し、 ARM Cortex-M0+（RAM、太陽電池に基づく無線送受信 機を含む）をベースとした「世界最小のコンピュータ」、すなわちコンピュータデバイスを発表した。このデバイスは、2018年3月にIBMが世界記録サイズだと主張していたコンピュータの10分の1のサイズで、塩粒よりも小さい。
皮質M1 Cortex-M1は、FPGA チップに搭載するために特別に設計された最適化されたコアです。[ 4 ]
Cortex-M1コアの主な特徴は次のとおりです。[ 20 ]
ARMv6-Mアーキテクチャ[ 15 ] 3段階パイプライン 。 命令セット: 親指1（ほとんど）、CBZ、CBNZ、ITが欠落。 Thumb-2 (一部)、BL、DMB、DSB、ISB、MRS、MSRのみ。 32ビットハードウェア整数と32ビット結果との乗算。 1～32個の割り込み 、およびNMI 。 シリコンの選択肢：
ハードウェアによる整数乗算速度：3サイクルまたは33サイクル。 オプションの密結合メモリ（TCM）：0～1MBの 命令TCM、0～1MB のデータTCM（それぞれオプションでECC付き）。 外部割り込み: 0、1、8、16、32。 デバッグ: なし、縮小、完全。 データエンディアン：リトルエンディアンまたはBE-8ビッグエンディアン。 OS拡張機能の有無。
チップス 以下のベンダーは、自社のFPGAチップ上でCortex-M1をソフトコアとしてサポートしています。
皮質M3 ARM Cortex-M3 コア）マイクロコントローラを搭載したArduino Dueボード NXP LPCXpresso開発ボード（LPC1343搭載）Cortex-M3コアの主な特徴は次のとおりです。[ 21 ] [ 36 ]
ARMv7-Mアーキテクチャ[ 16 ] 分岐投機 を伴う3段階パイプライン 。命令セット: 親指1（全体）。 親指2（全体）。 32ビットハードウェア整数を乗算し、その結果を32ビットまたは64ビット（符号付きまたは符号なし）で取得します。乗算後に加算または減算を実行します。32ビット乗算は1サイクルで済みますが、64ビット乗算とMAC命令には追加のサイクルが必要です。 32ビットハードウェア整数除算（2～12サイクル）。 飽和演算の サポート。 1～240個の割り込み 、およびNMI 。 12サイクルの割り込みレイテンシ。 統合型スリープモード。 シリコンの選択肢：
オプションのメモリ保護ユニット（MPU）：0または8領域。
チップス 以下のマイクロコントローラは、Cortex-M3コアをベースとしています。
Sumup AIR1 E205: MAX32550MikroTik RB260GS r2: STM32F107RBT6以下のチップは、セカンダリーコアとしてCortex-M3を搭載しています。
以下のFPGAにはCortex-M3コアが搭載されています。
以下のベンダーは、自社のFPGAチップ上でCortex-M3をソフトコアとしてサポートしています。
アルテラ サイクロンII、サイクロンIII、ストラティックスII、ストラティックスIIIXilinx Spartan-3、Virtex-2、Virtex-3、Virtex-4、Artix-7 [ 38 ]
皮質M4 Silicon Labs ( Energy Micro ) Wonder Gecko STKボード（EFM32 WG990搭載） TI Stellaris Launchpad ボード 概念的には、Cortex-M4はCortex-M3にDSP 命令とオプションの浮動小数点演算ユニット（FPU）を追加したものです。FPUを搭載したコアはCortex-M4Fと呼ばれます。
Cortex-M4コアの主な特徴は次のとおりです。[ 22 ]
ARMv7E-Mアーキテクチャ[ 16 ] 分岐投機 を伴う3段階パイプライン 。命令セット: 親指1（全体）。 親指2（全体）。 32ビットハードウェア整数を乗算し、結果が32ビットまたは64ビット（符号付きまたは符号なし）となる。乗算後に加算または減算を行う。32ビット乗算とMACは1サイクルで実行される。 32ビットハードウェア整数除算（2～12サイクル）。 飽和演算の サポート。DSP拡張機能：シングルサイクル16/32ビットMAC 、シングルサイクルデュアル16ビットMAC、8/16ビットSIMD 演算。 1～240個の割り込み 、およびNMI 。 12サイクルの割り込みレイテンシ。 統合型スリープモード。 シリコンの選択肢：
オプションの浮動小数点演算ユニット（FPU）：単精度のみ、IEEE-754 準拠。FPv4-SP拡張機能と呼ばれます。 オプションのメモリ保護ユニット（MPU）：0または8領域。
チップス 以下のマイクロコントローラは、Cortex-M4コアをベースとしています。
以下のマイクロコントローラは、Cortex-M4F（M4 + FPU ）コアをベースとしています。
microbit v2上の nRF52833 STM32F407IGH6 以下のチップは、セカンダリーコアとしてCortex-M4またはM4Fを搭載しています。
皮質M7 Arduino GIGA R1 WiFiボード（デュアルコアARM Cortex-M7 + ARM Cortex-M4搭載）STM32H747XIH6マイクロコントローラ ゲーム＆ウォッチ：スーパーマリオブラザーズ：STM32H7B0VBT6 Cortex-M7は、旧型のCortex-M4のほぼ2倍の電力効率を持つ高性能コアです。[ 7 ] 分岐予測機能 を備えた6段スーパースカラ パイプラインと、単精度演算とオプションで倍精度演算 が可能なオプションの浮動小数点ユニットを搭載しています。[ 7 ] [ 39 ]
Cortex-M7コアの主な特徴は次のとおりです。[ 23 ]
ARMv7E-Mアーキテクチャ。 分岐推測機能 を備えた6段パイプライン 。ARM Cortex-Mコアの中で2番目に長いパイプラインで、1番目はCortex-M85。命令セット: 親指1（全体）。 親指2（全体）。 32ビットハードウェア整数を乗算し、結果が32ビットまたは64ビット（符号付きまたは符号なし）となる。乗算後に加算または減算を行う。32ビット乗算とMACは1サイクルで実行される。 32ビットハードウェア整数除算（2～12サイクル）。 飽和演算の サポート。DSP拡張機能：シングルサイクル16/32ビットMAC 、シングルサイクルデュアル16ビットMAC、8/16ビットSIMD 演算。 1～240個の割り込み 、およびNMI 。 12サイクルの割り込みレイテンシ。 統合型スリープモード。 シリコンの選択肢：
オプションの浮動小数点演算ユニット（FPU）：（単精度）または（単精度と倍精度）があり、いずれもIEEE-754-2008規格に準拠しています。これはFPv5拡張機能と呼ばれます。 オプションのCPUキャッシュ ：0～ 64KBの命令キャッシュ、0～64KB のデータキャッシュ、それぞれオプションでECC 付き。 オプションの密結合メモリ（TCM）：0～16MB の命令TCM、0～16MB のデータTCM（それぞれオプションでECC付き）。 オプションのメモリ保護ユニット（MPU）：8領域または16領域。 オプションの組み込みトレースマクロセル（ETM）：命令のみ、または命令とデータ。 スリープモード用のオプションの保持モード（Arm Power Management Kit使用時）。 オプションで二重冗長 同期 動作が可能。
チップス 以下のマイクロコントローラは、Cortex-M7コアをベースとしています。
以下のチップは、セカンダリーコアとしてCortex-M7を搭載しています。
皮質M23 Cortex-M23コアは2016年10月に発表され[ 40 ] ARMv8-Mアーキテクチャに基づいています [ 41 ]。 命令パイプラインも備えています [ 8 ]
Cortex-M23コアの主な特徴は次のとおりです。[ 24 ] [ 40 ]
ARMv8-M ベースラインアーキテクチャ。[ 31 ] 2段階パイプライン。（Cortex-M0+と同様） TrustZoneの セキュリティに関する手順。32ビットハードウェア整数除算（17サイクルまたは34サイクル）。（他のすべてのコアでの除算よりも遅い） スタック制限境界。（SAUオプションでのみ利用可能） シリコンの選択肢：
ハードウェアによる整数乗算速度：1サイクルまたは32サイクル。 ハードウェアによる整数除算の速度：最大17サイクルまたは34サイクル。除数によっては、より少ないサイクルで命令が完了する場合があります。 オプションのメモリ保護ユニット（MPU）：0、4、8、12、16領域。 オプションのセキュリティ帰属ユニット（SAU）：0、4、8リージョン。 シングルサイクルI/Oポート（M0+/M23で利用可能）。 マイクロトレースバッファー（MTB）
チップス 以下のマイクロコントローラは、Cortex-M23コアをベースとしています。
皮質M33 SparkFun Thing Plus: RP2350 The Cortex-M33 core was announced in October 2016[ 40] ARMv8-M architecture that was previously announced in November 2015.[ 41] instruction pipeline .[ 9]
Key features of the Cortex-M33 core are:[ 25] [ 40]
ARMv8-M Mainline architecture.[ 31] 3-stage pipeline. TrustZone security instructions.32-bit hardware integer divide (11 cycles maximum). Stack limit boundaries. (available only with SAU option) Silicon options:
Optional Floating-Point Unit (FPU): single-precision only IEEE-754 compliant. It is called the FPv5 extension. Optional Memory Protection Unit (MPU): 0, 4, 8, 12, 16 regions. Optional Security Attribution Unit (SAU): 0, 4, 8 regions. Micro Trace Buffer (MTB)
Chips The following microcontrollers are based on the Cortex-M33 core:
Analog Devices ADUCM4Dialog DA1469xGigaDevice GD32E5, GD32W5Nordic nRF91, nRF5340, nRF54, nRF54H20[ 42] NXP LPC5500, i.MX RT600, MCX N94x/54x (dual core)ON RSL15Renesas RA4, RA6ST STM32 C5, H5, L5, U3, U5, WBASilicon Labs Wireless Gecko Series 2Texas Instruments CC3501E, CC3551ERaspberry Pi RP2350 The following chips have a Cortex-M33 or M33F as a secondary core:
Cortex-M35P The Cortex-M35P core was announced in May 2018 and based on the Armv8-M architecture . It is conceptually a Cortex-M33 core with a new instruction cache, plus new tamper-resistant hardware concepts borrowed from the ARM SecurCore family, and configurable parity and ECC features.[ 10]
Currently, information about the Cortex-M35P is limited, because its Technical Reference Manual and Generic User Guide haven't been released yet.
Chips The following microcontrollers are based on the Cortex-M35P core:
皮質M52 Cortex-M52コアは2023年11月に発表され、Armv8.1-Mアーキテクチャ に基づいています。概念的には、Cortex-M33とCortex-M55の中間のようなものと言えます。主な違いは、Heliumコプロセッサがシングルビート（M55はデュアルビート）であること、そしてアプリケーションの移行を容易にするためにM33と同様の32ビットメインバスを備えていることです。4段の命令パイプラインを備えています。[ 11 ]
Cortex-M52コアの主な特徴は以下のとおりです。
ARMv8.1-M メインライン/ヘリウムアーキテクチャ。[ 31 ] 4段階のパイプライン。 スタック制限境界（SAUオプションでのみ利用可能）。 32ビットメインバス（AHBまたはAXI）[ 11 ] シリコンの選択肢：
ヘリウム（Mプロファイルベクトル拡張、MVE） ポインタ認証および分岐ターゲット識別拡張機能 単精度浮動小数点数と倍精度浮動小数点数 デジタル信号処理（DSP）拡張機能のサポート TrustZone セキュリティ拡張機能のサポート安全性と信頼性（RAS）のサポート コプロセッサのサポート 0、4、8、12、または16領域を持つセキュアおよび非セキュアMPU 0、4、または8つの領域を持つSAU 最大64KBの命令キャッシュ 最大64KBのデータキャッシュ キャッシュとTCMにおけるECC 1～480 割り込み 3～8ビットの例外優先度 内部および外部のWICオプション、オプションのCTI、ITM、およびDWT ARMカスタム手順
チップス 以下のマイクロコントローラは、Cortex M52コアをベースとしています。
Geehy Semiconductor G32R5、G32R430 [ 43 ]
コルテックスM55 Cortex-M55コアは2020年2月に発表され、Armv8.1-Mアーキテクチャ に基づいています。4段または5段の命令パイプラインを備えています。[ 12 ]
Cortex-M55コアの主な特徴は以下のとおりです。
ARMv8.1-M メインライン/ヘリウムアーキテクチャ。[ 31 ] 4段階のパイプライン。 スタック制限境界（SAUオプションでのみ利用可能）。 64ビットAXIメインバス[ 12 ] シリコンの選択肢：
ヘリウム（Mプロファイルベクトル拡張、MVE） 単精度浮動小数点数と倍精度浮動小数点数 デジタル信号処理（DSP）拡張機能のサポート TrustZone セキュリティ拡張機能のサポート安全性と信頼性（RAS）のサポート コプロセッサのサポート 0、4、8、12、または16領域を持つセキュアおよび非セキュアMPU 0、4、または8つの領域を持つSAU 命令キャッシュのサイズは4KB、8KB、16KB、32KB、64KBです。 データキャッシュのサイズは4KB、8KB、16KB、32KB、64KBです。 キャッシュとTCMにおけるECC 1～480 割り込み 3～8ビットの例外優先度 内部および外部のWICオプション、オプションのCTI、ITM、およびDWT ARMカスタム手順
チップス Alif SemiconductorのEnsembleおよびBalletto MCUファミリーは、シングルまたはデュアルのCortex-M55コアを搭載し、それぞれにEthos-U55 NPUが組み合わされています。 Ambiq Apollo330 Plus、Apollo510インフィニオン PSoC エッジST STM32 N6
Cortex-M85 Cortex-M85コアは2022年4月に発表され、Armv8.1-Mアーキテクチャ に基づいています。7段の命令パイプラインを備えています。[ 13 ]
シリコンの選択肢：
Optional CPU cache : 0 to 64 KB instruction-cache, 0 to 64 KB data-cache, each with optional ECC . Optional Tightly-Coupled Memory (TCM): 0 to 16 MB instruction-TCM, 0 to 16 MB data-TCM, each with optional ECC. Optional Memory Protection Unit (MPU): 16 regions. Can have separate ones for secure and non-secure mode if TrustZone is implemented. Up to 480 interrupts and NMI 3–8 exception priority bits Optional dual-redundant lock-step operation.
Documentation The documentation for ARM chips is extensive. In the past, 8-bit microcontroller documentation would typically fit in a single document, but as microcontrollers have evolved, so has everything required to support them. A documentation package for ARM chips typically consists of a collection of documents from the IC manufacturer as well as the CPU core vendor (ARM Limited ).
A typical top-down documentation tree is:
Documentation tree (top to bottom) IC manufacturer website. IC manufacturer marketing slides. IC manufacturer datasheet for the exact physical chip. IC manufacturer reference manual that describes common peripherals and aspects of a physical chip family. ARM core website. ARM core generic user guide. ARM core technical reference manual. ARM architecture reference manual. IC manufacturers have additional documents, such as: evaluation board user manuals, application notes, getting started guides, software library documents, errata, and more. See External links section for links to official Arm documents.
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さらに読む Cortex-Mプロセッサファミリー設計者ガイド ；第3版；トレバー・マーティン；648ページ；2022年；ISBN 978-0323854948 。ARM Cortex-M0およびCortex-M0+プロセッサの決定版ガイド ；第2版；ジョセフ・ユー；784ページ；2015年；ISBN 978-0128032770 。Definitive Guide to the ARM Cortex-M3 and Cortex-M4 Processors ; 3rd Ed; Joseph Yiu; 864 pages; 2013; ISBN 978-0124080829 .Definitive Guide to the ARM Cortex-M23 and Cortex-M33 Processors ; 1st Ed; Joseph Yiu; 928 pages; 2020; ISBN 978-0128207352 .Microcontrollers with C: Cortex-M and Beyond ; 1st Ed; Klaus Elk; 227 pages; 2023; ISBN 979-8862003437 .Embedded Systems with ARM Cortex-M Microcontrollers in Assembly Language and C ; 4th Ed; Yifeng Zhu; 730 pages; 2023; ISBN 978-0982692677 .ARM Assembly for Embedded Applications ; 5th Ed; Daniel Lewis; 379 pages; 2019; ISBN 978-1092542234 .Assembly Language Programming: ARM Cortex-M3 ; 1st Ed; Vincent Mahout; 256 pages; 2012; ISBN 978-1848213296 .Digital Signal Processing and Applications Using the ARM Cortex-M4 ; 1st Ed; Donald Reay; 320 pages; 2015; ISBN 978-1118859049 .Hands-On RTOS with Microcontrollers ; 1st Ed; Brian Amos; 496 pages; 2020; ISBN 978-1838826734 .
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