ARM Cortex-A72

ARM Cortex-A72は、ARMホールディングスのオースティン設計センターが設計したARMv8-A 64ビット命令セットを実装した中央処理装置である。Cortex-A72は、3ウェイデコードアウトオブオーダースーパースカラーパイプラインである。^{[1]ライセンシーには}SIPコア として提供されており、その設計により、他のSIPコア（GPU、ディスプレイコントローラ、DSP、イメージプロセッサなど）と1つのダイに統合してシステムオンチップ（SoC）を構成するのに適している。Cortex-A72は、 Cortex-A57の後継として2015年に発表され、消費電力を20％削減するか、パフォーマンスを90％向上させるように設計された。^{[2] [3]}

• 深くアウトオブオーダー、投機的発行3 ウェイスーパースカラー実行パイプラインを備えたパイプライン プロセッサ
• DSPおよびNEON SIMD拡張はコアごとに必須です
• VFPv4浮動小数点ユニットオンボード (コアあたり)
• ハードウェア仮想化サポート
• Thumb-2命令セット エンコーディングにより、パフォーマンスにほとんど影響を与えることなく、32 ビット プログラムのサイズが削減されます。
• TrustZoneセキュリティ拡張機能
• 命令実行を目立たずにトレースするためのプログラム トレース マクロセルと CoreSight デザイン キット
• コアあたり 32 KiB データ (2 ウェイ セット アソシエイティブ) + 48 KiB 命令 (3 ウェイ セット アソシエイティブ) L1 キャッシュ
• 低レイテンシ レベル 2 (16 ウェイ セット アソシエイティブ) キャッシュ コントローラを統合、クラスタあたり 512 KB ～ 4 MB の設定可能なサイズ
• 48 エントリの完全連想 L1 命令変換ルックアサイド バッファ (TLB)。4 KiB、64 KiB、1 MB のページ サイズをネイティブにサポートします。
• 4 KiB、64 KiB、1 MB のページ サイズをネイティブにサポートする 32 エントリの完全連想 L1 データ TLB
  • コアあたり 1024 エントリの統合 L2 TLB の 4 ウェイ セット アソシエイティブ、ヒット アンダー ミスをサポート
• 高度な分岐予測アルゴリズムにより、パフォーマンスが大幅に向上し、予測ミスや投機によるエネルギー消費が削減されます。
• 初期の IC タグ - ダイレクトマップ電力の 3 ウェイ L1 キャッシュ*
• 地域別TLBおよびμBTBタグ付け
• 小さなオフセットの分岐ターゲットの最適化
• 余分な分岐予測アクセスの抑制

• Broadcom BCM2711（ Raspberry Pi 4 ^[4]で使用）
• Qualcomm Snapdragon 650、652、653
• NXP i.MX8、Layerscape LS1026A/LS1046A、LS2044A/LS2084A、LS2048A/LS2088A、LX2160A/LX2120A/LX2080A、LS1028A
• Texas Instruments の自動車および産業用 SoC プロセッサ Jacinto 7 ファミリ。
• ロックチップRK3399
• AWS グラビトン

• ARM Cortex-A57、前身
• ARM Cortex-A73、後継
• ARMv8-A コア、ARMv8 ファミリーの比較

• 公式サイト
• ARM Cortex-A72 テクニカル リファレンス マニュアル